JPH04506272A - 母線キャッシング計算機表示システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 母線キヤ・ソシング計算機表示システム援　用 ガリー　Ｈ，＝ニー７：／　（Ｇａｒｙ　Ｈ，Ｎｅｗｍａｎ）の名義で１９８９ 年１月２３日出願され、この出願の譲受人に譲渡された、「ディジタル処理シス テムにおける多次元配列をアドレスするための仮想記憶装置管理配列（Ｖｉｒｔ ｕａｌ　Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　Ａｒｒａｎｇｅｍｅｎｔ　Ｆｏ ｒＡｄｄｒｅｓｓｉｎｇ　Ｍｕｌｔｉ−Ｄｉｍｅｎｓｉｏｎａｌ　ＡｒｒａｙＩ ｎ　Ａ　Ｄｉｇｉｔａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｓｙｓｔｅｍ）Ｊという名称 の米国特許出願連続番号０７／３００７８３をこの明細書に援用。

発明の分野 この発明は一般的にはディジタル計算機の分野に、且つ更に詳細には計算機ビデ オ表示システムに関係している。

発明の背景 ディジタル計算機はしばしば画像を処理したり操作したりするために使用される 。画像は、例えば写真から計算機によって外部的に発生されるならば、写真的な ものであってもよい。又は、画像は図形的なものであってもよい、すなわちプロ グラム又は操作員の制御の下に計算機によって全面的に生成させることもできる 。いずれの場合でも、計算機は画像を変更する、例えば画像を回転させ若しくは 処理するために、画像を強調するために又は表示スクリーン上で観察者に画像に 関する付加的な情報′を与えるために使用されることができる。

典型的な画像は、「画素」又は「ベル」と呼ばれる複数の画像素子からなってお り、画素は処理され又は表示され得る画像の最小素子を構成している。各画素は 画素の色値又はグレーレベル値（すなわち、輝度）を表現する、選択された数の ビットを育するディジタルデータ語によって表現される。一般に、画像は、ｒｎ Ｊ及びｒｍＪが長方形画像における各行及び列にある画素の数を同定している場 合、ｎｘｍ語のビデオ記憶装置配列に記憶される。画像を表示するために、ディ ジタルデータ語はビデオ記憶装置配列から行ごとに順次読み取られてビデオ表示 装置による表示のためにアナログ形式に変換される。

ビデオ表示装置は一般に周期的に、典型的には３０分の１秒ごとに、リフレ・ノ ンユされなければならず、従ってビデオ表示装置配列における各場所が同じレー トでアクセスされなければならない。リフレッシュはビデオ表示記憶ハードウェ アによって要求され、表示画像を破壊することなく中断されることができない。

ビデオ記憶装置配列がビデオ表示装置リフレッシュのために同時期にアクセスさ れているならば処理装置により要求されるビデオ記憶装置アクセスが遅延させら れなければならないので、ビデオ記憶装置配列に記憶されたディジタル画像デー タが又画像の処理のために必要とされる計算のために使用される場合には問題が 生じる。画像処理は一般に計算集約的であるので、アクセス要求に応じる際のそ のような遅延は処理を遅延させ、潜在的にはシステムの性能をかなり低下させる ことになる。

表示されるべき画像データを保持する別個の表示記憶装置と処理されるべき画像 データを保持する画像記憶装置の両方を備えている表示システムがあるけれども 、これらのシステムは、画像記憶装置における画像データが処理中に変更される ときには画像記憶装置における処理画像データが表示記憶装置へ複写されなけれ ばならないという欠点を持っている。しかしながら、この構成においては、画像 表示装置が表示記憶装置への転送のための画像データを得るためにアクセスされ ている間処理装置も又遅延させられなければならない。

発明の要約 この発明はこれらの問題を回避すると共に別個の表示・システム記憶装置を備え た新しい改良された表示システムを提供する。

藺単に要約すると、この発明はシステム記憶装置を備えたディジタル処理システ ムにおける母線への接続のための表示システムを提供する。表示システムは表示 記憶装置、表示装置及びインタフェースを含んでいる。表示記憶装置は画像デー タを記憶する。表示装置は表示記憶装置からの記憶画像データを受け、これに応 答して表示画像を生成する。インタフェースは母線から画像データ及びアドレス 信号を受ける。システムにおけるシステム記憶装置のアドレスを示しているこの アドレスデータに応答して、インタフェースは画像データが前記の表示記憶装置 に記憶された画像のための画像データに関係しているかどうかを決定し、これに 応答して表示記憶装置における画像データの記憶を制御する。注意されるべきこ とであるが、システム記憶装置の用語はこの文脈においては表示記憶装置以外の システムにおける任意の記憶装置を意味する。

更に明確には、この発明は表示記憶装置に対するリフレッシュ又は更新動作中で さえもＣＰＵによるシステム記憶装置へのアクセスと干渉しないような方法で計 算機システムにおける画像を表示するための改良形システムを提供する。このシ ステムは表示記憶装置、処理装置、及びシステム記憶装置を相互接続する母線を 監視する。処理装置による処理中画像データを保持している、システム記憶装置 における場所が処理装置によって書き込まれると、表示システムはシステム記憶 装置へ書き込まれている画像データを受信し且つ記憶することによって画像デー タのそれのコピーを更新する。それはこのことをシステム記憶装置による同じデ ータの記憶と同時期に行う。これは、他のシステムでは大抵の場合必要とされる ような処理装置による余分の動作又は母線による余分の通信量を必要とすること なく表示記憶装置がシステム記憶装置と同時に更新されることを可能にする。

図面の簡単な説明 この発明は添付の諸請求項において詳細に示されている。この発明の上述の及び 更なる利点は添付の諸図面に関連して行われた次の説明を膠照することによって 一層よく理解されるであろうが、この諸図中、図１はこの発明に従って構成され た表示システムを備えた計算機システムの構成図であり、 図２は図１に描かれた表示システムに有効な表示駆動器の構成図であり、図３は 図２に示されたディジタル入力部分のデータバッファ及び母線制御インタフェー ス部分の構成図であり、 図４は図２に示されたディジタル入力部分に有効なアドレス翻訳回路の構成図で ある。

実施例の詳細な説明 図１に言及して概説すると、処理装置（ＣＰＵ）１０は記憶装置１１に記憶され た画像データを、やはり記憶装置１１に記憶されたプログラム及び非画像データ に応答して処理する。処理装置１０は、一つの特定の実施例ではＶＭＥ母線を構 成している母線１２から画像データを検索し又この母線へ画像データを書き込む 。処理装置１０は記憶装置１１からプログラム命令及び非画像データを読み取り 、且つ又記憶装置１１へ非画像データを書き込む。

一実施例においては、記憶装置１１での動作を開始するために、処理装置１０は 仮想アドレス空間における特定の仮想記憶場所を同定するＶＩＲＴ　ＡＤＲ３仮 想アドレス信号を発生して送信する。画像データは処理装置の仮想アドレス空間 の所定の部分に記憶され、又プログラム命令及び非画像データは仮想アドレス空 間の別の部分に記憶される。

処理装置は、記憶装置１１に画像データを記憶するためにそれをアクセスしてい る場合には又母線１２の線１４により記憶されるべき画像データを表現している ＤＡＴＡ信号を送信するが、記憶装置１１から画像データを検索するためにそれ をアクセスしている場合には、この記憶装置が同じ線１４によりＤＡＴＡ信号を 送信する。察知されることであろうが、処理装置１０は又母線１２による転送を 制御するために通常の母線制御信号を送信する。記憶装置１１は、画像仮想アド レスを物理的アドレスに変換して記憶装置１１における特定の物理的記憶場所（ 図示されていない）を同定するために、前述のニューマン出願に記載されたもの に類似した記憶装置写像ユニットを備えてもよい。

先へ進む前に、図１に描かれた計算機システムは前述の米国特許出願連続番号０ ７／３００７８３　（ｒニューマン」出願）に開示された画像仮想記憶装置管理 配列を含んでいるので、それに開示されたような仮想記憶装置管理配列を説明す るのが有効であろう。この管理配列においては、多次元配列において配列された データは、それぞれが各次元に沿って所定数のデータ項目を有している複数の副 配列に分割される。ニューマン出願に記載された管理配列における二次元配列に おいては、副配列はここで説明されるシステムにおいて二次元画像データにおけ るタイルに対応しており、タイルはスワツピング動作中の補助記憶装置と物理的 記憶装置１１との間の転送の最小単位を構成している。一つの特定の実施例にお いては、画像データの配列における各画素は、垂直方向における画素の仮想場所 を同定する所定数のビット、及び水平方向における画素の仮想場所を同定する多 数のビットからなる仮想アドレスによって同定されるが、ビットの数は各画像に 関しては固定されているが画像間では可変である。各タイルは２５６画素×２５ ６画素配列に組織された６４Ｋ　（ｒＫＪ　＝１０２４仮想記憶場所）を収容し ており、従って各タイル内では、各画素は垂直方向における画素のタイルへのオ フセットを同定する８ビット部分及び水平方向における画素のタイルへのオフセ ットを同定する第２の８ビット部分によって同定されることができる。

各タイルは又、画像データへのタイルの、基準仮想アドレスからのオフセットを 同定する仮想アドレスを有しており、各タイルは垂直方向におけるタイルの画像 データへのオフセットを同定する可変ビット部分及び水平部分におけるタイルの 画像データへのオフセットを同定する可変数のビットからなる部分を含んでいる 仮想アドレスを有している。やはり画像の水平方向におけるタイルの数、すなわ ちそれの水平タイル寸法、を同定する、画像データへのタイルの水平オフセット を構成するビットの数は仮想アドレスのビット８ないしＮと関係があり、この場 合２（Ｎ−８）は水平方向におけるタイルの数である。

この実施例においては、画像データは処理の仮想アドレス空間のＩＧ（ｒＧＪ− ４０７３７４１８２４仮想記憶場所）部分に記憶されており、そしてこの部分は ２５６の４Ｍ　（ｒＭＪ　＝１０４８５７６仮想記憶場所）セグメントに分割さ れており、そして仮想アドレスの高位部分は又画像データを収容している仮想ア ドレス空間の一つ以上の連続したセグメントを同定する。それゆえ、セグメント 識別子、すなわち画像における画素に対する仮想アドレスの高位部分は、水平ア ドレスビットの数と関係がある、画像の水平方向におけるタイルの数を間接的に 同定するが、これらの数はセグメントに記憶され得るすべての画像に対して同し である。

この背景の下に、図１に描かれた計算機システムは又選択された画像データを表 現する操作員に対する画像を表示するための表示システム２３を備えている。

表示システム２３は、画像データを記憶し且つこれを表示ユニット２８による表 示のための線３０により伝送可能なビデオ信号に変換する表示駆動器２６を含ん でいる。表示駆動器は図２及び次のものと関連して、下で更に説明される。簡単 に言えば、仮想アドレス空間は多数の画像を記憶することができるが、その中の 一つ又は選択された数の画像だけが表示システム２３によって一度に表示され得 る。処理装置１０が表示システム２３の表示している画像に関して記憶装置１１ における記憶場所に画像データを記憶しているときには常に、表示記憶装置２６ は母線１２からのデータを複写してこれをその画像表示動作に使用することがで きる。

表示システム２３は、システム記憶装置に送られている指令が読取り要求、書込 み要求、又は読取り・書込み要求であるならば、記憶装置におけるそれの画像を 単に更新する。更に、表示システムは、母線１２の線１５におけるＶＩＲＴＡＤ Ｒ３仮想アドレス信号により同定されたような、システム記憶装置１１に書き込 まれている場所が、表示システム２３により表示されている画像に対する仮想ア ドレス範囲に対応しているならば、その記憶装置における画像を単に更新する。

この方法で処理装置１０は記憶装置１１及び表示システム２３を同時に更新する ことができる。表示システムは父母線１２におけるアドレスデータに応答しない ように不能化されることができる。

又図２に言及すると、一実施例における表示システム２３は二つの包括的な部分 、すなわちディジタル入力部分２５及びアナログ出力部分２７に分割される。

ディジタル入力部分２５の主要な機能は、仮想アドレス空間の画像部分の選択領 域における母線１２からのデータを転送すること、及びこの画像データを表示記 憶装置１１６に記憶することである。アナログ出力部分２７の主要な機能は表示 記憶装置１１６におけるデータと、表示ユニット２８により表示され得る、一実 施例においてはＲＧＢ形式の、アナログビデオ信号に変換することである。

図２に示されているディジタル入力部分２５は、仮想アドレス空間の選択領域に おけるアドレスのためにアドレス１５及び母線１２の制御線を監視する母線制御 インタフェース１１２を含んでいる。母線制御インタフェース１１２は、そのよ うなアドレスを検出したときに、このアドレスが下で説明されるある別の基準を 満たすならば、データバッファ１１４がデータ線１４におけるＤＡＴＡ信号をラ ッチし、そのデータを記憶装置１１６における記憶のためにデータ先入れ先出し バッファ、ＤＡＴＡ　ＦＩＦＯ１９９へ転送することを可能にする線１２２にお ける信号を発生する。加えて、母線監視器は仮想アドレスをアドレス翻訳回路２ ０４に結合し、この回路は物理的アドレスを生成し、そしてこれはアドレス先入 れ先出しバ・−ファ、ＡＤＲ３ＦＴＦＯ１９８に記憶されて、表示記憶装置１１ ６における記憶場所を同定するが、記憶装置１１６はデータバッファ１１４によ りラッチされたデータが記憶されることができる二重ボート等速呼出記憶装置か らなっている。バッファ１９８．１９９の使用は表示記憶装置１１６を母線１２ から実効上切り離す。ビデオ制御回路１１８は表示記憶装置１１６における受信 画像データの記憶を制御する。記憶ユニット１１６に収容された画像データはビ デオ制御回路１１８の制御及びアドレス発生器２０６からのアドレスの下でそれ から読み出されて、アナログ出力部分２７におけるディジタル−アナログ変換回 路１２０へ伝送される。ディジタル−アナログ変換回路１２０は、必要ならば、 ディジタル形式のデータを、表示ユニット２８への伝送のための、それぞれ別個 のＲ（赤）、Ｇ（緑）及びＢ（青）の線１５０　（Ｒ）、１５０　（Ｇ）及び１ ５０（Ｂ）上のディジタルＲＧＢ形式のデータへ変換する。

表示駆動器は又、通常の方法で制御レジスタの集合における記憶のためのデータ を受けるための母線へのインタフェースを備えた制御レジスタ回路１１１を持っ ている。制御レジスタは下で説明されるような表示システム２３における多数の その他の構成部分を制御する。

表示システム２３、特にディジタル入力部分２５の詳細な構造及び動作が今度は 更に詳細に説明される。最初に図２に言及すると、これにはディジタル入力部分 ２５の概観が与えられており、ディジタル入力部分２５は表示記憶装置１１６に おける記憶場所に対するアドレスの源を供給する。上に記されたように、母線制 御インタフェース１１２は、図３に関連して下で更に詳細に説明されるが、仮想 アドレス空間の選択領域、すなわち、表示システム２３により表示されている画 像に対応する領域、に対応する母線１２からのＶＩＲＴ　ＡＤＲ３仮想アドレス に応答してアドレスを供給する。母線監視器１１２は、そのようなアドレスを検 出すると、データバッファ１１４が母線１２の線１４におけるデータをラッチす ることを可能化し、画像仮想アドレスをアドレス翻訳器２０４に結合し、そして 次にこの翻訳器は表示記憶装置１１６における記憶場所を同定するアドレスを生 成し、これはアドレスバッファＡＤＲ３ＦＩＦＯ１９８に記憶される。アドレス 翻訳器２０４は図４に関連して下で更に説明される。

ビデオアドレス発生器２０６はアドレス信号の第２の源である。ビデオアドレス 発生器２０６はデータが通常の方法で表示記憶装置１１６から読み取られる順序 を決定する。

母線監視器１１２及びデータバッファ１１４の詳細な機能的構成図が図３に描か れている。図３を参照すると、母線制御インタフェース１１２は制御回路２９２ からの信号に応答して母線１１２からのＶＩＲＴ　ＡＤＲ３仮想アドレス信号を ラッチするアドレスラッチ２９０を備えており、そして制御回路２９２は線３０ ４における母線制御信号に応答して動作する。制御回路２９２は父母線制御線３ ０４により伝送される応答及びその他の制御信号を発生するが、これらの信号は モード選択線２９７におけるモード選択値の状態に依存する。モード選択値は制 御レジスタ１１１における制御・状態レジスタ（図示されていない）によって与 えられる。

母線１２によるデータ及びアドレスの転送を制御する制御信号の特定の順序は母 線の特定の形式、及び母線１２を構成するそれの仕様に依存するが、ここでは説 明されない。上述のように、表示記憶装置２３は母線２３におけるキャッシュと して動作し、ＶＩＲＴ　ＡＤＲ３仮想アドレスが選択範囲にあるならば処理装置 １０が記憶装置１１をアクセスしている間画像データを記憶するので、記憶装置 １１は平常応答制御信号を発生してこれを母線における制御線（図示されていな い）により処理装置１０に伝送する。応答制御信号は、例えば、処理装置１０に よりデータ線１４に乗せて送信されたデータを受信してこれをＶＩＲＴＡＤＲ３ 仮想アドレス信号により同定された場所に記憶したことを示すことができる。

別の場合には、応答制御信号は記憶装置が処理装置１０により開示された検索動 作中データ線１４によりＤＡＴＡ信号を送信していることを示すことができる。

加えて、応答制御信号は処理装置が例えばアクセス動作を再び試みることを可能 にするために誤りを示すことができる。しかしながら、これらの応答制御信号は 記憶装置１１によって発生されるので、通常母線監視論理回路１１２はそれを発 生しない。しかしながら、一旦応答制御信号が記憶装置１１によってアサートさ れたときには、母線監視論理回路１１２はそれをアサートされたままに維持し、 その了廿−トを実効上延長して、表示システム２３が母線１２における画像デー タに関連したそれ自体の動作を終えてしまうまで母線による更なるデータ転送を 阻止する。

更に図３に言及すると、処理装置１０が表示システム２３に関連した診断を行う ことを可能にするために、察知されることであろうが、表示システム２３、特に 制御バッファ２９２は応答制御信号を発生して母線１２により伝送すると同時に 、診断プログラムに関連した検査のために母線１２におけるデータ線１４による データの処理装置への伝送を可能にすることができる。診断モード動作は線２９ ７における選択されたモード選択値によって同定され得るが、これは母線監視論 理回路が母線１２により要求されることのある応答制御信号を発生して送信する ことを可能にする。

データバッファ１１４は母線１２による制御信号が、線１４がデータを収容して いることを示しているときには常に、母線１２の線１４におけるＤＡＴＡ信号を ラッチする。データバッファ１１４は、ＤＡＴＡ信号を受けるラッチングトラン シーバ２９８、制御バッファ２９２の制御の下でＤＡＴＡ信号を構成するバイト をスワップするバイトスワツパ３０８、及びバイトスワツパ３０８の出力を記憶 するためのレジスタ３１０を備えている。バイトスワツパ３０８は、例えば、バ イト及び二倍バイト転送中低位１６データピツトがデータを含んでいるならば、 使用されて、データビットをこれが表示記憶装置１１１６に適当に記憶されるよ うに適当な線にスワップする。バイトスワツパ３０８の出力は、線１４における ＶＩＲＴ　ＡＤＲ３仮想アドレスがそのレジスタを同定するならば、制御レジス タ１１１（図２）に結合されることができる。

上述のように、母線制御インタフェース１１２は母線１２の線１５におけるＶＩ ＲＴ　ＡＤＲ３仮想アドレス信号が表示されている画像と関連した仮想アドレス 空間の画像部分の領域における場所を同定したことを決定したならば、このイン タフェース、特にアドレス翻訳器２０４は表示記憶装置１１６における記憶場所 を同定するための物理的アドレスを生成する。図４はアドレス翻訳器２０４の詳 細な機能的構成図を描いている。図４に関して、アドレス翻訳器２０４は四つの 包括的な部分からなっている。減算器２３２からなっている第１部分は、アドレ スラッチ２９０（図３）によりう・ｌチされたＶＴＲＴ　ＡＴ）Ｒ３仮想アドレ スによって表現されたアドレス値が表示システム２３により表示されている画像 に対する基準アドレスより上にあるかどうかを決定する。上にあるならば、マス ク回路２３６、比較回路２３８及びＡＮＤゲート２５８からなっているアドレス 翻訳器２０４の別の部分は、（１）変位仮想アドレス値が画像を含んでいる仮想 アドレス空間の最大値より下にあるかどうか、且つ又（２）ＶＩＲＴ　ＡＤＲ３ 仮想アドレスにより定義された画素が表示システムによって表示されているかど うかを決定する。表示システムは選択された画素パターン、例えば水平及び垂直 の両方向における一つおきの画素、４番目ごとの画素、などからなる「デシメー ト（間引き）」画像を表示することができるが、これは制御レジスタ１１１（図 ２）におけるマスクレジスタ２６０のマスクによって規定される。マスク回路２ ３６は表示システムがＶｒＲＴ　ＡＤＲ８仮想アドレスにより同定された画素を 表示しているかどうかを決定するためにマスクを用いてマスク動作を行う。それ を表示しており、且つＶＩＲＴ　ＡＤＲ３仮想アドレスが、比較器２３８により 決定されたような、表示システムにより表示されている画像の仮想アドレスの範 囲内にあるならば、ＡＮＤゲート２４０は線２５８上のＶＡＬ　ＡＤＲ３妥当ア ドレス信号をアサートする。

他の二つの部分は表示されている画像に対する水平及び垂直アドレスを生成する が、これらのアドレスは二重ポート記憶装置１１６における記憶場所に対する、 それぞれ列及び行アドレスを本質的に規定する。前述のニューマン出願に関連し た上の説明から明らかなように、水平アドレスは減算器２３２から受けた変位仮 想アドレス値の可変数の低位ビットからなっており、且つ垂直アドレスは固定数 の中間ビットからなっている。水平アドレス発生部分は包括的にダウンシフタ２ ４２及びマスク回路２５２からなっている。同様に、垂直アドレス発生器は包括 的にダウンシフタ２４６、及びマスク回路２４５からなっている。

アドレス翻訳器２０４の詳細な動作が図４に関連して説明される。上述のように 、アドレス翻訳器２０４の第１及び第２部分は共同で、母線上のアドレスが表示 システムにより表示されている画像のための画像データを収容している仮想アド レスの範囲に対応しているかどうかを決定する。画像がデシメートされていない ならば、すなわち、表示システム２３が画像を規定しているＶＴＲＴ　ＡＤＲ８ 仮想アドレス範囲における仮想アドレス値のすべてにより規定された画素を表示 しているならば、母線アドレスは記憶装置における画像の開始及び終了アドレス と比較される。母線アドレスがこの範囲内にないならば、データは無視されて、 その後回も起こらない。表示記憶装置に表示された最初の画素の開始仮想アドレ スは記憶装置基準アドレスレジスタ２３１に記憶される。記憶装置基準アドレス レジスタ２３１は表示されている画像の最初の画素の画像仮想アドレスを収容し ている。この値は減算器２３２によってラッチ２９０にラッチされた線２３０上 のＶＩＲＴ　ＡＤＲ９仮想アドレスから減算される。線２３３上の否定信号によ って示されたように借りが生じるならば、母線アドレスは記憶装置基準アドレス レジスタに記憶されたような開始アドレスより小さく、従ってこのアドレスは無 視される。

借りが生じないならば、減算器２３２は線２３３上の肯定（アサート）信号、及 びマスク回路２３６に送られる変位仮想アドレス値を発生する。この場合には、 変位アドレスは制御レジスタ１１１におけるアドレスマスクレジスタ２６０の内 容でマスク回路２３６によってマスクされる。この動作の際、マスク回路２３６ は変位仮想アドレス値を規定するビット及びマスクと関連してビット形式のＡＮ Ｄ動作を行う。比較器２３８はマスク動作が比較レジスタ２３７における値に等 しい値を生じるかどうかを決定し、もし生じるならば、ＶＴＲＴ　ＡＤＲ８仮想 アドレスにより同定された画素は表示システムにより表示されている画素の一つ である。

非デシメート画像に対しては、マスクは単にマスク回路２３６が、上に同定され たニューマン出願に記載されたようなタイルを規定する、水平及び垂直仮想アド レスの高位ビットを検査して、母線アドレスが表示されているアドレスの範囲内 にあるかどうかを決定することを可能にすることを必要とするだけである。デシ メート図像に対しては、マスクは又表示されるべき画素パターンを規定する、水 平及び垂直の両方向における低位アドレスビットを同定する。ＡＮＤゲート２４ ０は線２３３上の否定借り信号及び線２３９上の比較動作の結果についてプール のＡＮＤ動作を行って、ラッチされたＶＩＲＴ　ＡＤＲ９仮想アドレスが表示さ れている画素を同定するならば線２５８上のアサート信号を発生する。

ｖＡＬ　ＡＤＲ３妥当アドレス信号は表示記憶装置１１６に関連の画像データを 記憶するべきかどうかを決定する。

ＡＮＤゲート２４０が、表示システム２３が母線１２上（７）ＩＭ　ＶＩＲＴＡ ＤＲ３画像仮想アドレスにより同定された画素を表示しているときには、水平及 び垂直アドレスはそれぞれの発生部分によって発生される。母線１２から受けた ＶＩＲＴ　ＡＤＲ３仮想アドレスは水平及び垂直の両アドレスを含んでおり、従 ってそれぞれの水平及び垂直アドレスは独立して発生されなければならない。

これは、減算器２３２から線２４４上の変位アドレスを取って、差をシフトし且 つマスクして水平及び垂直アドレスを分離し、水平及び垂直アドレス値を別々に 生成することによって行われる。

水平及び垂直アドレス値を分離するために、線２４４上の変位仮想アドレス値は 独立的に水平及び垂直ダウンシフタ２４２及び２４６に結合される。水平ダウン シフタ２４２は線２４４上の変位アドレスを右へ移動して水平アドレスを生成す る。移動の量は制御レジスタ１１１における水平シフトレジスタ２６６の値によ って決定される。水平シフトレジスタ２６６は水平ダウンシフタ２４２が、画像 が水平方向においてデシメートされているときにだけシフトすることを可能にす るが、これはそうでない場合には画素データが各水平アドレス値と関連した記憶 場所に記憶されるからである。しかしながら、画像が水平方向においてデシメー トされているときには、画素の選択された一部分である、表示されるべき水平方 向における連続した画素に関する画素データは連続した水平アドレス値により規 定された表示記憶装置１１６（図２）における記憶場所に記憶され、そして移動 は表示されるべき画素に対する所要の水平アドレス値を実効上与える。

線２４４上の変位アドレスは水平アドレス値の最上位ビットのすぐ上の垂直アド レス値で配列されており、且つ水平アドレス値を構成しているビットの数は可変 であるので、マスキング回路２５２は水平ダウンシフタ２４２がシフトさせたか もしれない垂直アドレスビットの任意のものを覆うように準備されている。マス キング動作は制御レジスタ１１１（図２）における水平寸法マスクレジスタ２６ ４からのマスクを使用する。マスクにおけるビット位置の１は水平アドレスのビ ・・Ｉトを示し、巨つＯはクリアされるべき垂直アドレスのビ・・ノドを示して いる。

マスク回路２５２は本質的には、垂直アドレスビットの任意のものを覆うために 水平ダウンンフタ２４２からのシフトしたアドレスのビットとマスクのビットと の間でビット形式のプールのＡＮＤ演算を行う。

同様に、垂直アドレスに対しては、垂直ダウンシフタ２４６は制御レジスタ１１ １における垂直シフトレジスタ２４７の内容によって決定された量だけ線２４４ 上の変位アドレスを移動する。垂直ダウンシフタ２４６の出力は制御レジスタ１ １１における垂直寸法マスクレジスタ２６８のマスクによってマスク回路２４５ においてマスクされて、垂直アドレスへと移動された任意の高位の変位仮想アド レスを覆う。マスク回路２５２（水平アドレス部分におけるもの）及び２４５（ 垂直アドレス部分におけるもの）により生成された結果は、ＨＯＲｒＺＡＤＲ３ 水平アドレス信号及びＶＩＲＴ　ＡＤＲ３垂直アドレス信号２７６を含んでおり 、これらは記憶装置１１６における記憶位置を同定するために使用されたアドレ スの残りを構成している。

水平及び垂直アドレス値は、一旦決定されると、パイプライン式レジスタ３１０ （図３）におけるラッチされた画素データの表示記憶装置１１６における記憶を 制御するために使用され得る。クロッキング信号は表示記憶装置からのビデオデ ータ信号と共にアナログ出力部分２７に結合される。

画素データは適当なアナログ信号を発生して表示ユニット２８を制御するために ビデオボードに送られる。これは通常の方法で実施されればよく、従ってここで はこれ以上説明されない。

この発明は多くの利点を提供する。表示システム２３は、処理装置による処理中 画像データを保持するシステム記憶装置における記憶場所が処理装置によって書 き込まれるときに母線１２を監視するので、システム記憶装置に書き込まれてい る画像データを、システム記憶装置による同じデータの記憶と同時期に受信し且 つ記憶することによって画像データのそれのコピーを更新する。これは表示記憶 装置が他のシステムでは大抵の場合必要とされるような処理装置による余分の動 作又は母線による通信量を必要とすることなくシステム記憶装置と同時に更新さ れることを可能にする。この発明は表示寸法が処理する画像の大きさに独立であ ることを許容し、且つ仮想記憶装置にある画像の表示を可能にする。すなわち、 物理的記憶装置に画像全体を記憶することが必要でないので、表示装置は非常に 大きい画像のデシメート図を表示することができる。

前述の説明はこの発明の特定の実施例に限定されてきた。しかしながら、この発 明の諸利点の若干又はすべてのものの達成を伴って種々の変形及び変更がこの発 明に対して行われ得ることは明らかであろう。それゆえに、この発明の真の精神 及び範囲内に入るようなすべての変形例及び変更例を包含することが添付の諸請 求項の目的である。

システム記憶装置を有するディジタル処理システムにおける母線への接続のため の表示システム。この表示システムは表示記憶装置、表示装置及びインタフェー スを備えている。表示記憶装置は画像データを記憶する。表示装置は表示記憶装 置から記憶画像データを受け且つこれに応答して表示画像を生成する。インタフ ェースは母線から画像データ及びアドレス信号を受信するが、この信号はシステ ム記憶装置におけるアドレスに対応している。アドレス信号に応答して、インタ フェースは画像データが前記の表示記憶装置に記憶された画像に対する画像デー タに関係しているかどうかを決定し且つこれに応答して表示記憶装置における画 像データの記憶を制御する。

国際調査報告 国際調査報告 ＵＳ　９１０１８８１ Ｓ＾　４６１５４

Claims (32)

【特許請求の範囲】
1. １．システム記憶装置を有するディジタル処理システムにおける母線への接続の ための表示システムであって、 Ａ．画像データを記憶するための表示記憶装置、Ｂ．前記の表示記憶装置から記 憶画像データを受けて表示画像を生成するための表示装置、 Ｃ．画像データ、及び前記のシステム記憶装置におけるアドレスを指定するため のアドレスデータを前記の母線から受けるためのインタフェースであって、前記 のアドレスデータに応答して画像データが前記の表示記憶装置に記憶された画像 に対する画像データに関係しているかどうかを決定し且つこれに応答して表示記 憶装置における画像データの記憶を制御する前記のインタフェース、を備えてい る前記の表示システム。
2. ２．前記のインタフェースが、 Ａ．前記の母線からアドレス信号を受けるためのアドレス受信器、Ｂ．ｉ．表示 システムにより表示されている画像に対応するアドレスをアドレス信号が同定す ることを確認するための範囲確認回路、及びｉｉ．画像データが記憶されるべき である表示記憶装置における記憶場所を同定するためにアドレス信号に関連して 翻訳動作を行うためのアドレス翻訳器、を含んでいるアドレス処理装置、 を備えている、請求項１の表示システム。
3. ３．前記の範囲確認回路が、 Ａ．アドレスが選択きれた基準アドレスより上にあるかどうかを決定するための 基準確認回路、及び Ｂ．アドレスが前記の基準アドレスより上の選択された最大変位値未満であるか どうかを決定するための変位確認回路、を含んでいる、請求項２の表示システム 。
4. ４．前記の基準確認回路が、 Ａ．前記の基準アドレスを記憶するための基準アドレスレジスタ、Ｂ．アドレス 受信器からのアドレスと基準アドレスレジスタに記憶された基準アドレスとの間 の差を決定するための且つ差が負であるならば、アドレスが基準アドレスより下 にあることを示す借り信号を発生するための減算回路、を含んでいる、請求項３ の表示システム。
5. ５．前記の変位確認回路が、 Ａ．アドレス受信器からのアドレスと基準アドレスレジスタに記憶された基準ア ドレスとの間の差を決定するための且つ変位アドレスを生成するための減算回路 、 Ｂ．マスク値を記憶するためのマスクレジスタであって、これの内容が選択され た最大変位値を同定する選択値を有している前記のマスクレジスタ。 Ｃ．マスクレジスタの内容を用いて変位アドレスと関連してマスキング動作を行 ってマスクされた変位アドレスを生成するためのマスク回路、及びＤ．マスクさ れた変位アドレスの選択状態を決定して、これによりアドレスが前記の基準アド レスより上の選択された最大変位値未満であるかどうかを決定するための状態決 定回路、 を備えている、請求項３の表示システム。
6. ６．マスクレジスタに記憶されたマスク値が又選択デシメーション画像を同定す る、請求項５の表示システム。
7. ７．前記のアドレス翻訳器が、 Ａ．前記の基準アドレスを記憶するための基準アドレスレジスタ、Ｂ．アドレス 及び基準アドレスに応答して変位アドレスを生成するための減算回路、 Ｃ．変位アドレスに応答して水平アドレスを生成するための水平アドレス部分、 及び Ｄ．変位アドレスに応答して垂直アドレスを生成するための垂直アドレス部分、 を含んでいる、請求項２の表示システム。
8. ８．水平アドレス部分が、 Ａ．変位アドレスを選択された範囲移動して移動水平変位アドレス値を生成する ためのシフト回路、及び Ｂ．移動水平変位値と関連してマスキング動作を行って変位アドレスの選択部分 をマスクして水平変位を分離させるためのマスク回路、を備えている、請求項７ の表示システム。
9. ９．垂直アドレス部分が、 Ａ．変位アドレスを選択された範囲移動して移動垂直変位アドレス値を生成する ためのシフト回路、及び Ｂ．移動垂直変位値と関連してマスキング動作を行って変位アドレスの選択部分 をマスクして垂直変位を分離させるためのマスク回路、を備えている、請求項７ の表示システム。
10. １０．前記のインタフェースが、前記の表示記憶装置に画像データを記憶するの に先立って前記の母線から前記の画像データを受信するために前記の母線及び前 記の表示記憶装置と連絡しているバッファを含んでいる、請求項１の表示システ ム。
11. １１．前記のインタフェースが、前記の表示記憶装置におけるアドレスをアドレ スして前記の画像データを記憶する前に前記のアドレス翻訳器からアドレスデー タを受信するために前記のアドレス処理装置と連絡したバッファを含んでいる、 請求項２の表示システム。
12. １２．システム記憶装置を有するディジタル処理システムにおける母線への接続 のための且つ画像データを表示装置に供給するための表示装置駆動器であって、 Ａ．画像データを記憶するための表示記憶装置、並びにＢ．画像データ、及び前 記のシステム記憶装置におけるアドレスに対応しているアドレスデータを前記の 母線から受信するためのインタフェースであって、前記のアドレスデータに応答 して画像データが前記の表示記憶装置に記憶された画像に対する画像データに関 係しているかどうかを決定し且つこれに応答して表示記憶装置における画像デー タの記憶を制御する前記のインタフェース、を備えている前記の表示装置駆動器 。
13. １３．前記のインタフェースが、 Ａ．前記の母線からアドレス信号を受信するためのアドレス受信器、Ｂ．ｉ．前 記の表示記憶装置に記憶されている画像に対応するアドレスをアドレス信号が同 定したことを確認するための範囲確認回路、及びｉｉ．アドレス信号と関連して 翻訳動作を行って、画像データが記憶されるべきである表示記憶装置における記 憶場所を同定するためのアドレス翻訳器、を含んでいるアドレス処理装置、 を備えている、請求項１２の表示装置駆動器。
14. １４．前記の範囲確認回路が、 Ａ．アドレスが選択された基準アドレスより上にあるかどうかを決定するための 基準確認回路、及び Ｂ．アドレスが前記の基準アドレスより上の選択された最大変位値未満であるか どうかを決定するための変位確認回路、を含んでいる、請求項１３の表示装置駆 動器。
15. １５．前記の基準確認回路が、 Ａ．前記の基準アドレスを記憶するための基準アドレスレジスタ、及びＢ．アド レス受信器からのアドレスと基準アドレスレジスタに記憶された基準アドレスと の間の差を決定するための且つ差が負であるならば、アドレスが基準アドレスよ り下にあることを示す借り信号を発生するための減算回路、を含んでいる、請求 項１４の表示装置駆動器。
16. １６．前記の変位確認回路が、 Ａ．アドレス受信器からのアドレスと基準アドレスレジスタに記憶された基準ア ドレスとの間の差を決定するための且つ変位アドレスを生成するための減算回路 、 Ｂ．マスク値を記憶するためのマスクレジスタであって、これの内容が選択され た最大変位値を同定する選択値を有している前記のマスクレジスタ、Ｃ．マスク レジスタの内容を用いて変位アドレスと関連してマスキング動作を行い、マスク された変位アドレスを生成するためのマスク回路、及びＤ．マスクされた変位ア ドレスの選択状態を決定して、これによりアドレスが前記の基準アドレスより上 の選択された最大変位値未満であるかどうかを決定するための状態決定回路、 を備えている、請求項１４の表示装置駆動器。
17. １７．マスクレジスタに記憶されたマスク値が又選択されたデシメーション情報 を同定する、請求項１４の表示装置駆動器。
18. １８．前記のアドレス翻訳器が、 Ａ．前記の基準アドレスを記憶するための基準アドレスレジスタ、Ｂ．アドレス 及び基準アドレスに応答して変位アドレスを生成するための減算回路、 Ｃ．変位アドレスに応答して水平アドレスを生成するための水平アドレス部分、 並びに Ｄ．変位アドレスに応答して垂直アドレスを生成するための垂直アドレス部分、 を含んでいる、請求項１３の表示装置駆動器。
19. １９．水平アドレス部分が、 Ａ．変位アドレスを選択された範囲移動して移動水平変位アドレス値を生成する ためのシフト回路、及び Ｂ．移動水平変位値と関連してマスキング動作を行って変位アドレスの選択部分 をマスクして水平変位を分離するためのマスク回路、を備えている、請求項１８ の表示装置駆動器。
20. ２０．垂直アドレス部分が、 Ａ．変位アドレスを選択された範囲移動して移動垂直変位アドレス値を生成する ためのシフト回路、及び Ｂ．移動垂直変位値と関連してマスキング動作を行って変位アドレスの選択部分 をマスクして垂直変位を分離するためのマスク回路、を備えている、請求項１８ の表示装置駆動器。
21. ２１．前記のインタフェースが、前記の表示記憶装置に画像データを記憶するの に先立って前記の母線から前記の画像データを受信するために前記の母線及び前 記の表示記憶装置と連絡しているバッファを含んでいる、請求項１２の表示装置 駆動器。
22. ２２．前記の画像データを記憶するために前記の表示記憶装置におけるアドレス をアドレスする前に前記のアドレス翻訳器からアドレスデータを受信するために 前記のアドレス処理装置と連絡しているバッファを前記のインタフェースが含ん でいる、請求項１３の表示装置駆動器。
23. ２３．システム記憶装置を有するディジタル処理システムにおける母線に接続さ れた画像表示システムにおける画像情報を更新するための方法であって、Ａ．画 像データ、及び前記のシステム記憶装置におけるアドレスを指定するアドレスデ ータを受信する段階、 Ｂ．前記のアドレスデータに応答して画像データが前記の画像表示システムに記 憶された画像に対する画像データに関係しているかどうかを決定する段階、並び に Ｃ．前記の決定に応答して画像表示システムにおける画像データの記憶を制御す る段階、 を含んでいる前記の方法。
24. ２４．画像データが記憶された画像データに関係しているかどうかを決定する前 記の段階が、 Ａ．アドレス信号が画像表示システムにより記憶されている画像に対応するアド レスを同定したことを確認する段階、及びＢ．アドレス信号と関連して翻訳動作 を行って、画像データが記憶されるべきである表示システムにおける記憶場所を 同定する段階、を含んでいる、請求項２３の方法。
25. ２５．アドレス確認の前記の段階が、 Ａ．アドレスが選択された基準アドレスより上にあるかどうかを決定する段階、 及び Ｂ．アドレスが前記の基準アドレスより上の選択された最大変位値より小さいか どうかを決定する段階、 を含んでいる、請求項２４の方法。
26. ２６．前記のアドレスが選択された基準アドレスより上にあるかどうかを決定す る前記の段階が、 Ａ．前記の基準アドレスを記憶する段階、及びＢ．母線からのアドレスと記憶基 準アドレスとの間の差を決定し、且つ差が負であるならば、アドレスが基準アド レスより下であることを示す借り信号を発生する段階、 を含んでいる、請求項２５の方法。
27. ２７．アドレスが選択された最大変位値より小さいかどうかを決定する前記の段 階が、 Ａ．母線からのアドレスからのアドレスを記憶基準アドレスから減算する段階、 Ｂ．変位アドレスを生成する段階、 Ｃ．選択された最大変位値を同定するマスク値を記憶する段階、Ｄ．マスク値を 用いて変位アドレスと関連してマスキング動作を行ってマスクされた変位アドレ スを生成する段階、及びＥ．マスクされた変位アドレスの選択状態を決定して、 これによりアドレスが前記の基準アドレスより上の選択された最大変位値より小 さいかどうかを決定する段階、 を含んでいる、請求項２５の方法。
28. ２８．翻訳動作を行う前記の段階が、 Ａ．前記の基準アドレスを記憶する段階、Ｂ．アドレス及び基準アドレスに応答 して変位アドレスを生成する段階、Ｃ．変位アドレスに応答して水平アドレスを 生成する段階、並びにＤ．変位アドレスに応答して垂直アドレスを生成する段階 、を含んでいる、請求項２４の方法。
29. ２９．水平アドレスを生成する前記の段階が、Ａ．変位アドレスを選択された範 囲移動して移動水平変位アドレス値を生成する段階、及び Ｂ．移動水平変位値に関連したマスキング動作を行って、変位アドレスの選択部 分をマスクして水平変位を分離する段階、を含んでいる、請求項２８の方法。
30. ３０．垂直アドレスを生成する前記の段階が、Ａ．変位アドレスを選択された範 囲移動して移動垂直変位アドレス値を生成する段階、及び Ｂ．移動垂直変位値と関連したマスキング動作を行って、変位アドレスの選択部 分をマスクして垂直変位を分離する段階、を含んでいる、請求項２８の方法。
31. ３１．前記の母線から画像データを受信する前記の段階が、前記の表示記憶装置 に前記の画像データを記憶する前に前記の画像データをバッファに記憶する段階 を含んでいる、請求項２３の方法。
32. ３２．アドレス翻訳の段階に続いて、前記の画像データを記憶するべき前記の表 示記憶装置におけるアドレスを選択するために前記のアドレスを使用する前に前 記のアドレスがバッファに記憶される、請求項２４の表示システム。