JPH04506889A - モーション・ディテクター - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 モーション・エステイメータ一 本発明はモーション拳エスティメーションに関し、特に、但しこれに限定されな い、インターフレーム・ディファレンシャル・コーディングを用いるビデオ・コ ーダーに関する。

図１は公知のビデオ・コーダーを示す。ビデオ信号（一般的にはデジタル）がイ ンプットａに受け取られる。減算器すがインプットと予測器から予測された信号 との間の差を形成し、次に更にこの差がボックスｄにコード化される。ここで行 われるコーディングは本発明の主題ではないが、スレッシホールディング（ゼロ 又はマイナーな差の伝達を抑制するための）、クオンティテーション又はコーデ ィングの変換を含むことが出来る。予測器へのインプットは加算器の中に形成さ れる予測の合計とローカルデコーダーｆにデコードされたコード化された差の信 号とである（従がって、コーディング及びデコーディング・プロセスにおける情 報のロスが予測器・ループに含まれる。） ディファレンシャル・コーディングは実質的にインターフレームで、予測器Ｃは 単にワンフレーム・ディレィから成り立つことが出来る。然し図に示すごとく、 モーション・エステイメーターｇも含まれる。これはコーディングされる画像の フレームを、予測器に送られる前のフレームと比較する。

（画像が分割されていると考えられる）カレントフレームの各ブロックに対して 、これが、そのブロックが最も似ている前のフレームの区域を同定する。同定さ れた区域と問題のブロックとの間の、ポジションに関するベクトル差のことをモ ーションベクトルと言い（普通、これがテレビジョンの画像によって描かれたシ ーンの中のオブジェクトの動作を現すからである）、これが予測器にアプライさ れ、前のフレームの同定された区域をカレントフレームの対応するブロックの位 置にシフトさせ、予測器により良い予測をアウトプットさせる。この結果、減算 器すによって形成された差が、平均的に小さくなり、コーダーｄが、普通の場合 よりも低いビットレートを用い、画像をエンコードすることが出来る。

１つの型のモーションウェスティメーターが、各ブロックを前のフレームの対応 するブロック及びそのブロックの位置から位置的にシフトした区域と比較するこ とにより、ブロックバイブロツクのベーシスに作用する。この中には可なりの量 の処理が含まれ、時には多くのアクセスを行って、両フレームのバジョンを蓄え る必要がある。

本発明はクレームの中に規定されている。

本発明の実施例を次の図面を用いて説明する。即ち、図２は現在の画像のブロッ クと前の画像の対応するサーチ区域とを示し、 図３は本発明の第１の実施例によるモーション・ベクトル−エステイメーターの ブロック図、 図４は別の実施例による前の画像のアレーの模式図図５は本発明によって作られ たサーチ・スキャンの模式図、図６は本発明の第２の実施例を示し、 図７は図６の実施例により処理された現在の画像のブロックの模式図、 図８は本発明の一部分として類似メジャーの計算に適した演算ユニットの模式図 、 図９は本発明の一部分として好適の、最小類似メジャー・ストアの模式図である 。

説明するモーション−エステイメーターは、コード化されたテレビジョン画像の “カレント”　（現時点の）フレームを、８×８ブロツクに、即ち水平方向の８ つの画素（ピクセル）と８本の垂線とによって分割されているものと見なす。こ の方法はインターレース即ち飛び越しシステムにも同様に適用することが出来る が、説明を簡単にするために、ノン・インターレース画面と仮定する。これは、 前の画像フレームの、当該ブロックに最も良く似ている規定されたサーチ区域に 横たわるブロックサイズにされた区域の位置を示すモーションベクトルを各ブロ ックのために作り出すように設計されている。

図２は、ｍｘｎ−８ｘ８ブロツクＮ（斜線部分）と、方形ＳＮによって示す２３ ｘ２３　（即、８＋７ｘ２）のピクセル・サーチ区域とを示す。若しも、ピクセ ルが水平方向にＸ線が垂直方向に、左上隅に原点を持つ座標ｘ、ｙによって示さ れるとすると、左上隅のピクセルがＸＮ％ＹＨの座標を持つブロックに対しては 、サーチ区域が（Ｘ　Ｎ　７　）から水平に（ｘ　＋８＋７）に伸び、（ｙＮ− ７）からに垂直に（ｙＨ＋８＋７）に伸びる区域であり、（ｘ　−７，７Ｎ−７ ）から（ｘ　＋８．ｙＮ＋８）に至る原点座標を持つｎｘｍの方形区域を含む。

モーションベクトルを得るためには、サーチ区域に横たわるブリーピアス（過去 の）フレームの（８＋７）ｘ　（８＋７）−２２５の８ｘ８区域と、即ち、左上 のピクセルがＸ　Ｎ　＋　ｕ　ｓｙ　Ｎ＋ｖの座標を持つもの（この場合、Ｕは 範囲ｅ±ｐの中に、又Ｖは範囲±ｑの中にある）とそれぞれ比較する必要がある 。モーションベクトルは、比較が最も似ていることを示すＵ、Ｖの値である。類 似性のテストには、適宜例えば、各“カレント１ブロツクのピクセルとブリーピ アスフレームの対応する区域との間の差の絶対値を用いることが出来る。

従がって、カレントフレームとブリーピアスフレームのピクセル値がそれぞれａ 　（ｉ、ｊ）及びｂ　ｃｉ、ｊ）とすると、差の合計は： 従来技術においては、共通して、サーチがカレント画像の各ブロックに対して順 次行われる。然し、１つのブロックに関するサーチ区域が多数の他のブロックの サーチ区域と重なり、（図２に破線で示したブロックＮ＋１のサーチ区域参照） 、１つのフレームスドアに記憶されたブリーピアスフレーム情報に何回もアクセ スする必要があり、時間を浪費し、又他のコーダーの機能を妨害する恐れがある 。

図３によって説明すると、カレントフレームに対するインプット・ピクセル電流 がカレント−ピクチャー参シャッフリングψデバイスｌにインプットされ、この デバイスがこれをｍｘｎ（例えば８ｘ８ブロツク）のホーマットに変換し、これ をアウトプットとして１つづつ連続したブロックに列ごとのホーマットの形で送 る。これはＲＡＭバッファ（ピクセル比で作動する）として送ることが出来る。

カレント・ピクチャーφシャツフラーのアウトプットに接続されて、カレント− ピクチャー・アレー２があり、ｍｘｎブロックを記憶し、そのブロックのサーチ 作業が完了するまで、これをラッチする。

ブリーピアス（普通、直前の）フレームが記憶され、普通、ブロックホーマット に使うことが出来る、これは、このホーマットにエンコードされいてるからであ る。１つの型のエンコーダーにおいては、（８Ｘ８）ピクセルブロックが（２× ２）のマクロブロックに配列され（即、１６×１６ピクセル）、これが１１×３ グループのマクロブロックに配列される（即１７６Ｘ４８ピクセル）。

モーションベクトルを推定するために、本発明においては、カレントアレーの各 ブロックがブリーピアスアレーに対応するブロックと、そのブロックのピクセル ・ディスプレースト・バージョンとを持っている。このようなピクセル・ディス プレースト拳バージョンを得るためには、ブリーピアス画像のデータをブロック ホーマットからピクセルホーマットに変換し、ブロックのピクセルφディスプレ ーストφバージョンを得るようにしなければならない。又、マクロブロック即Ｇ ＯＢバウンダリーにクロスする必要があるので、このようなホーマットを使う場 合は、４ＧＯＢストアーを変換する必要がある。

本発明においては、ピクセル・ホーマットはコラム・スキヤント・ホーマットで ある。

この変換を行うために、ブリーピアス・ピクチャー・シャフラ−３を設け、これ がインプットとしてブリーピアスフレームをブロックバイブロツクのホーマット の形で受け入れ、アウトプットとしてコラムバイコラムで走査されたピクセルス トリームを作り出す。これは、円筒形ＲＡＭストアーの形をしたフレームメモリ ーを用い、及びブロックナンバーをライトアドレスのためのピクセル及びライン オフセットにデコーディングし、カウンターを用いてリードアドレスを作り、深 さＤ（ここで、Ｄはサーチ“ウィンドウ”の深さ）のコラムバイコラム・スキャ ンを行つ。

この深さＤは、現在及び過去のフレームの中で比較されるピクセル・ブロックの サイズと、サーチ中の垂直高さとによって決定され、従がって、ｍがブロック高 さ、ｑがサーチした最大垂直ディスプレーストントとすると、Ｄ＝ｍ＋２ｑ０８ ×８ビクセルブロックで、ｍ−８のときは、ｑは、例えば、±７で、従がって１ つの実施例においてはＤ■２２である。

このアウトプット・ピクセル・ストリームがインプットとしてブリーピアス・ピ クチャー−ストレージ・アレー４に接続される。このアレーは常にｍｘｎ区域を 含み、これと、対応するカレント・ピクチャー・アレー２のブロックとを比較す ることが出来る。

カレント・ピクチャー・アレー２とブリーピアス・ピクチャー・アレー４との該 当するセルが接続されて、計算ユニット５へのインプットを形成し、このユニッ トが比較作業を行って、２つのアレーの内容の間の類似性のメジャーを作り出す 。

アレー２と４、及び計算ユニット５は以後“プロセッサー”Ｐｌと呼ぶ。

図４によって説明すると、ブリーピアス・ピクチャー・アレー４は、一般的に、 ｍセクション（８ｘ８ブロツクに対してはｍ＝８）を持つ単一で長いＦＩＦＯレ ジスターとして設けられ、各セクションが所定の長さのＦＩＦＯセクション５と 、ｎタップを持つ長さｎ−１の５ＩＰＯセクシヨンとからなり、これらのセクシ ョンがシリーズに接続されている。各セクションの長さはＤ１走査深さ、で、各 ＦＩＦＯセクション６ａが長さＤ−ｎ＋１であり；±７ピクセルスキヤンに対し 、８×８ブロツクの場合は、ＦＩＦＯセクション５！が１５ステージの長さであ る。ピクセルデータがブリーピアス・ピクチャーφアレー４を介してコラムバイ コラム・スキャンにクロックされると、ピクセルが、ｍＸｎの窓を持つアレーの 各５ＩＰＯ６ｂの各セルに現れ、この窓が、図５に示すごとく、カレントピクチ ャーアレー２の中に保持された対応するブロックを、コラム・パイ・コラムに、 走査する。

カレントピクチャーの各ブロックは（（２ｐ＋１）ｘ（２ｑ＋１））のずれた位 置と比較されねばならない。ここでｐとｑはそれぞれ水平及び垂直のサーチ・デ ィスプレーストントである。サーチ区域の水平幅ｐがｍ／２より大きいと、隣接 するブロックのサーチ・エリアが重なり、ブリーピアス−ピクチャー・アレー２ が全てのサーチポジションを１つのブロックに与えた後、次の第１のサーチポジ ションを通過するであろう。従来技術においては、この問題が、ブリーピアス・ ピクチャー・データに跨がって繰り返されることによって解決される。本発明の １つの実施例においては、この問題が、プロセッサーＰ１のカレントピクチャー アレー２がカレントピクチャーの他の全てのブロック（ブロックＮ、Ｎ＋２゜Ｎ ＋４．・・・）をラッチ（ｌａｔｃｈ）出来るようにすることと、第１のものと 同じだがタイムド（ｔｉｍｅｄ　）された第２のプロセッサーＰ２を設け、その カレントピクチャーアレー２が中間のブロック（Ｎ＋１．Ｎ＋３．Ｎ＋５．・・ ・）をラッチするようにすることとによって、サイドステップされる、（この代 わりに、この２つのプロセッサーを組み合わせ、カレントピクチャーの１６×８ ブロツクを比較することが出来る。この場合、ブリーピアスピクチャーアレーは 単純に、シリーズの２つのアレーを２つのプロセッサーはｐくｍでサーチを行う ことが出来る。） 図４及び５によって、ブリーピアス−ピクチャー・アレー４の作用について説明 する。ブリーピアス・ピクチャー・シャフラ−３からブリーピアス・ピクチャー −インプット・アレー４にインプットすべき第１のビクセルは点Ａのビクセルで ある。点Ｂのビクセルがインプットされる時までに、ブリーピアス争ピクチャー ・インブ・ソトーアレ−４のコラムＣ７が満たされる。点Ｃをサーチするとき、 プリーピアス・ピクチャー・インプット争アレー４のコラム０１〜７が満たされ る。点Ａと点Ｃとの間の期間中、カレント・ピクチャー・インプットφアレー２ が、処理すべきブロックＮのカレント・ピクチャー・ビクセルで満たされる。

点りをサーチするとき、ブリーピアス・ピクチャー・インプット・アレー４のコ ラムＣＯ〜７が満たされ、５ＩＰＯ８６ｂのアウトプットψタップが、ブロック Ｎの第１のバリッド（ｖａｌｉｄ　）Φサーチポジション（−７，−７）のため のビクセルを含む。

点りから点Ｅにインプットされる次のビクセルがサーチポジション（−７，−６ ）、（−７，−５）・・・（−７，＋７）に相当する。点Ｆから点Ｇに至るビク セルは、サーチポジションに対するバリッドφタームを含んでいない。点Ｈから 点Ｊに至るビクセルは、サーチポジション（−６，−７）、（−６，−６）・・ ・（−６，＋７）に相当し、この全ての手順が点Ｋまで続けられ、ブロックＮの 全てのサーチポジションがカバーされる即ち（±７．±７）。ＫとＬとの間のポ ジションは±７サーチに対するバリッド・サーチ・タームを含んでいない。

ブリーピアス・ピクチャー・ビクセルがプロセッサーのブリーピアス・ピクチャ ー・インプット・アレー４にインブ・ソトし続けられ、点りにある時、ブロック Ｎ＋２の第１のサーチポジションに出会う；この点で、ブロックＮ＋２がカレン トピクチャーアレー２に負荷される。

カレント・ピクチャー・アレー・ブロックは２Ｘ８Ｘ８ピクセルφクロック−ピ リオドに対してのみラッチされるので、この実施例は、最悪の場合、このプロセ ッサーがビクセル・クロック・ピリオド２回の比較を行い、ブリーピアス・ピク チャー・アレー４とブリーピアス・ピクチャー・シャフラ−３とが、２倍のカレ ント・インプット会ビクセルーレートを介してビクセル−データをクロックする 必要がある。但し、一般的に、エキストラの（ブロックオーバーヘッドの）クロ ッシピリオドを使うことが出来る。

より大きなサーチを行うために、この実施例の場合必要とするプロセッサーの数 は２ｐ／ｍで、８×８ブロツクのための±１５回のサーチが４つのプロセッサー Ｐ１〜Ｐ４を必要とし、その列の各第４のブロックをラッチするようにタイムド されている。

垂直サーチ距離ｑがｎ　／　２を越えると、同じように、ブロックの連続する列 のサーチ区域がオーバーラツプし、プリーピアスフレームデータを少なくとも２ 回アクセスし、各プロセッサーに少なくとも２回通さなければならない。

これを避けるために、図６，７参照、本発明の第２の実施例においては、２列の ブロックが、プロセッサーの数を倍にし、図６に示すごとく、更に２つのプロセ ッサーＰ３．　Ｐ４を設けることによって、同時に処理される。然し・、この場 合は、プロセッサーＰ４及びＰ２の第１のＦＩＦＯセクション６ａが、別のＦＩ ＦＯセクションよりもｎタップ（例えば８タツプ）短く、従がって、Ｐ４及びＰ ２の５ＩＰＯセクシヨンの中のビクセルのブロックが、図７に示すごとく、Ｐｌ 及びＰ３の５ＩＰＯセクシヨンの中のブロックの下の列に常にある。２列のブロ ックが一緒に処理される場合、スキャン深さＤは（２ｐ＋２ｍ）でなければなら ない。これはサーチウィンドウが２つのカレントブロックの上をスキャンし、従 がって、Ｆ　Ｉ　ＦＯ＋Ｓ　Ｉ　ＰＯセクションの長さが、８×８ブロツクの２ 列の±１５サーチに対して、２ｑ＋２ｎ−４６であり、ＦＩＦＯの長さが２ｑ＋ ｎ−３８である。同様に、Ｐｌ及びＰ３のカレント・ピクチャー・アレー２が、 例えば８ラインのディレィを与えることによって、設けられ、プロセッサーＰ２ 及びＰ４によって受けられる列の上の列からブロックを受けとる。

明らかなごとく、この実施例は２ｎＸ２ｍ　（例えば１６×１６）のブロックの 比較を行うことと機能的には同等で、４つのプロセッサーからの類似メジャーを 積み重ね、例えば、図６に示すごとく、一方のアウトプットにリンクされた各計 算ユニットに追加的インプットを与え、４ブロツクのアウトプットを最後のプロ セッサーＰ１から取ることによって、１６Ｘ１６のブロックψアウトプットを設 けることが出来る。

これは、別のブロックψホーマットを選ぶことを可能とし、一般目的のモーショ ン・ベクトルの集積回路を設ける上に重要である。

この第２の実施例を用いれば、ｐ−ｍ／２（±７）のサーチはプリーピアス会ピ クチャー・データをプロセッサーに１度通すだけでよく、プロセッサーはビクセ ル・クロック−レート（代表的には６．７５ＭＨｚ）でランすることが出来る。

いずれの実施例においても、プロセッサーの数を増やせば、より大きな区域が可 能で；例えば、±１５ビクセルまでのサーチには２倍のプロセッサーを必要とす る。

本発明のこれらの実施例の好ましい形は、制御可能に変えることの出来る長さを 持つＦＩＦＯセクションを用い、スキャン深さＤを（最大長さまで）変えること が出来るようにすることである。特に好ましいのは２ｑ＋ｎステージまで長さを 切り替えることの出来るＦＩＦＯセクションである。従がって、ＦＩＦＯの長さ を変えることによって、与えられたプロセッサーを±７サーチ又は±１５サーチ のいずれに対しても形成することが出来る。

第１の実施例に対しては、更なる１対のカレント・ピクチャー・アレーＰ３．Ｐ ４がＰＬ、Ｐ２と同じで、各カレントφピクチャー・アレーがカレント・ピクチ ャー−データの各第４のブロックをラッチするために設けられ、各ブリーピアス −ピクチャー−アレーのＦＩＦＯセクションは１５セルの長さである。

第２の実施例においては、±１５サーチに対して、８つのプロセッサーＰ１〜Ｐ ８を必要とし、ブリーピアス−ピクチャーΦアレーのＦＩＦＯセクションが３８ セルの長さであり、但し、Ｐ２．Ｐ４．Ｐ６及びＰ８の第１のセクションに対し ては８セル短い、又、これらはＰ８．Ｐ７．Ｐ６・・・Ｐｌの順で連続的に接続 されている。カレント・ピクチャー・アレーＰ２．Ｐ４．Ｐ６．Ｐ８が１つの列 の第４のブロックを全てラッチするために接続され、Ｐｉ、Ｐ３．Ｐ５．Ｐ７が （例えば８ラインのディレィを介して）、下の列の各第４のブロックをラッチす るために接続される。

同様に、より大きな水平サーチ区域を、別のプロセッサーを用いることによって （又、より大きい垂直区域をＦＩＦＯ長さとプロセッサーの増すことによって） 実現することが出来；好ましくは、全てを同じにして、ＶＬＳＩの製造を簡単に するが、プロセッサーの中のあるエレメント（例えば、ブリーピアス・ピクチャ ー・アレー４）を、必要ならば、２つ以上のプロセッサーに対して共通にするこ とが出来る。

計算ユニットによって計算される類似性のメジャーは、幸いにして、以前ヨーロ ッパ出願した出願番号３０９２５１号に記載したごとく、ブリーピアス及びカレ ントのピクチャー・アレーの間の差の絶対値の合計である。この機能を持つＶＬ ＳＩを実現するのに適したバードウエヤーのブロック図がず８に示されており、 この図に示すごとく、ｍｘｎの減算器のアレーがそれぞれピクチャーアレー４の 及びカレント・ピクチャーアレー２の１つのセルに接続され、セル・コンテント の間の絶対的、又はモジュラスな差を形成する。次に、連続的にカスケードされ たバイナリ−加算器ａ１〜ａ６が全てのｍｘｎの差を蓄積し、Ｅ１ブロックの差 の絶対値の合計、を形成する。

図９参照、ブロックはシーケンス的に処理されるので、ベクトルがシーケンス的 にアウトプットされ、中間結果の蓄積を必要としないが、各プロセッサーに、計 算した最低５ＯＡＤのためのストアー７８と、ストアーされた値で計算された各 新しい５ＯＡＤを比較し、若し新しい値が低いときは、このストアーをアップデ ートするコンパレーター７ｂとがある。

又、この最低５ＯＡＤが発生したサーチ位置を規定するＵ及びｖ値のための該当 するストアー８が設けられ、アップデートし、与えられたブロックのサーチが完 了したとき、これらのストアーされたＵ及びＶ値がアウトプット・モーション・ ベクトルを形成する。

又、好ましくは、ゼロ・ディスプレースメント（即ちＵ。

ｖ＝ｏ）ＳＯＡＤがストアーされる。

ゼロベクトルにバイアスを与えたほうが好ましい場合がある。即ち、区域Ｕ、Ｖ が、プリーピアスフレームのアンディスプレースト区域のための値Ｅ　（０，０ ）よりも所定の量だけ少ない、例えばＥ　（０，０）の７５％より少ない差Ｅ　 （ｕ。

■）の合計を与える場合にのみ、ノン・ゼロベクトルがアウトプットされる。こ れが１つのスコーリング・ユニットによって達成される。これはプロセッサーＰ １から受け取った値を通すが、その値をポジション（０，０）のためのインプッ ト値の７５％に減らす。

一般的に言って、幾つかの制御ロジック９が、ブロックの各列の後のプロセッサ ーをリセットし、深さをサーチし、カレント−ピクチャー・アレー２をラッチ又 はアップデートするだめに必要である。又、サーチの大きさによっては、ブリー ピアス・ピクチャー・アレー４が通過し、連続したブロックのサーチ区域の間に あり、有効なサーチ・タームを含んでいない可なりの数のポジションがあるから である；この制御ロジックはこれらを“マスク“し、プロセッサーがこれらをカ レントブロックと比較しようとすることを防ぐ。

本発明の１つの利点は、本発明の第２の実施例において、妥当な数のエキストラ ・クロック・サイクルを使用することが出来ることである。

例えば、２Ｘ２のマクロブロックに設けられた８×８ブロツクを用いるコーダー において、代表的には５１２サイクルをマクロブロック当りに使うことが出来る 。第２の実施例を用いた１列のブロックの±１５のサーチは１７５７２サイクル を、出来れば２２５２８、を必要とし、従がって、１列当り４９５６のスベヤー ーサイクルがある。

カラービデオの信号の場合、これは、与えられたルミナンスφブロックに該当す るクロミナンス◆ブロックＵ及びＶを処理するのに十分な時間である、これは、 これらのデータが普通サブサンプルされるか、又は、小いさな（±７）サーチ窓 を用い、これが僅かに４１８０サイクルを必要とするのみである、からである。

勿論、プロセッサーのクロック−レートがインプット−ピクセル・レート以上に 加速されたならば、より多くのプロセッサーを使用することが出来る。

ルミナンス及びクロミナンス争ブロックについて、共に、モーション・エスチメ ーションを行うことが出来る利点は、アレー・プロセッサーをモディファイして 、ディスブレースされたブリーピアス・ピクチャー区域（Ｕ、Ｖ）を、ディスプ レースメント・ベクトルと共に、又は、現在のブロックをディスブレースされた ブロックから減算することによって形成される予測エラーφブロックさえも、提 供するようにすることが出来る。ブリーピアス壷ピクチャーーーインプットーア レーの垂直コラムの高さを増加して、演算ユニット及びモーション・ベクトル・ ジェネレーターの遅れを相殺するようにしなければならない。従がって、別のブ ロック・レジスター・アレーがあり、そのインプットが、好ましくは、ブリーピ アス・ピクチャー−インプット・アレーから離れた区域であり（但し、プロセッ サーが適宜の減算手段を持っているならばエラー・ブロックでよい）、モーショ ン・ベクトル・ジェネレーターによってアップデートされる、ようにする。これ によって、シャフラ−ψエクスターナルをチップから分離し、予測器のためにデ ィスブレースされたブロックをアウトプットする必要が無くなる。

以上の説明は、対象として考えたブロックが８つの線又はビクセル以内の場合に 発生する問題は無視した、即ち、Ｘ。

ｙ、ｕ、ｖによって規定されるある区域の線及びフィールド−ブランキング・ピ リオドがオーバーラツプする点である。

これはこの様な区域を無視することによって容易に克服することが出来る。ボー ダー・ディテクター（制御ロジックの一部分）によって、ブリーピアスフレーム の中に完全に人らないサーチ区域が、最小５ＯＡＤがこれらの区域のためにアッ プデートされないように、上述したごとく、これらをマスクすることによって、 確実に無視される。

以上説明した本発明は、異なったカレント及びバストのピクチャー・シャフラ− １，３を設けることによって、コラム・パイ・コラムにスキャンしながら、列に 沿ってシーケンス的にブロックに作用したが、コラムの下でブロックに作用し、 ロー・パイ・ローにスキャンを行うことも出来るが、これはエンコーディングの 遅れを増加させ、余り好ましくはない。

国際調査報告 ＋Ｍ−ｅｌｌ＊ｅ−＾拳−””””　ＰＣＴ／ＧＢ　９０１００５８１国際調査 報告

Claims (14)

【特許請求の範囲】
1. １．ビデオ信号のモーション・ディテクターで、これが：−画像の１つの線走査 されるフレームを表わす信号及び上記画像の別のフレームを表わす信号の受取り 及び一時的記憶手段と；及び、 −上記１つのフレームが別のフレームの対応する区域と、別のフレームの位置的 にずれた複数の区域とによって分割され、上記ブロックの位置と、別のフレーム のその区域の位置との間に、位置的ずれが殆ど無く、上記ブロックと上記区域と の間の類似性の基準に合致する場合は、これを示すベクトル情報を作り出すごと くにする、複数のブロックの各々の比較手段と；を含み、 上記比較手段が、上記１つのフレームの画像の線方向と一線上に並ぶ列に配置さ れたブロックに逐次作用し、上記別のフレームの一部分のコラム順の逐次走査に よって、これらをそれぞれ、別のフレームの上記位置的にずれた複数の区域と比 較する、ごとくに設けられている、ことを特徴とするビデオ信号のモーション・ ディテクター。
2. ２．上記受取り及び一時的記憶手段が：（ｉ）画像の線方向における所望の探索 範囲に相当する期間、上記１つのフレームのブロックに相当する画素の１グルー プを同時に使用可能とする第１の画像記憶手段で、この場合、このグループのシ ーケンスの中で連続するグループがそれぞれ重複しないブロックに該当する、手 段と；（ｉｉ）上記ブロックと同じ大きさの、別のフレームの区域に相当する画 素の１グループを同時に使用可能とする第２の画像記憶手段で、この場合、この グループのシーケンスの中で連続するグループが、画像の線の１つのコラムに下 がる方向に漸進的にずれる区域に相当し、この連続したシーケンスが、上記線に 沿って漸進的にずれる区域に相当する、手段と；を含み、又、 上記比較手段が、モジューリ、即ち１つのブロックのために使用可能とするエレ メントと１つの区域のために使用可能とするエレメントとの間の差の単調に増加 する他の偶数関数、の合計を形成するための演算手段と、各ブロックのため、そ の合計が上記基準に合致する区域に相当するベクトル情報を確認する手段と、を 含む、請求項１記載のディテクター。
3. ３．上記第２の画像記憶手段が、ｍセクションを含むＦＩＦＯアレーを含み、こ の場合、ｍは上記線方向に沿うブロックの幅であり、このセクションがｎタップ を持つＳＩＰＯステージを含み、この場合、ｎはこの線のコラムに沿うブロック の深さであり、上記ＳＩＰＯステージがＦＩＦＯステージによって分離され、書 くセクションの長さがＤであり、この場合、Ｄは上記コラム順の走査の範囲であ る、請求項２記載のディテクター。
4. ４．上記ＦＩＦＯステージの長さが２ｑ＋１であり、この場合、±ｑは、各ブロ ックを比較するときの、他のフレームの最も変位した区域の垂直方向の最大の位 置的ずれである、請求項３記載のディテクター。
5. ５．複数Ａの水平方向の列の垂直方向に隣接するブロックを、平行的に、処理す るために、この場合、（±ｑは、各ブロックを比較するときの、他のフレームの 最も変位しだ区域の垂直方向の最大の位置的ずれである）： −Ａ個の演算手段があり； −その各々が第１の遅延及び記憶手段に接続され、その各々が上記１つのフレー ムの異なった列のブロックを処理するごとくにし； −その各々が第２の遅延手段に接続され、これがある長さの１つのＦＩＦＯステ ージを含み、その長さが、所定の時間において各演算手段が比較している上記他 のフレームの区域が互いに垂直方向にｎ列に変位されている、ごとき長さである ；及び、 −この第２の遅延手段の他のＦＩＦＯステージの長さが２ｑ＋（Ａ−１）ｎであ る； 請求項３記載のディテクター。
6. ６．上記第２の遅延手段が、同時に、連続するｎ条の線によってずらされた区域 （又はブロック）に該当する追加的シーケンスを使用し、第１のシーケンスに垂 直方向に隣接する区域（又はブロック）に対応するごとくにする、ごとくに設け られ、又、上記比較手段が上記追加的シーケンス（複数）を処理するための追加 的演算手段を含む、請求項２記載のディテクター。
7. ７．上記ＦＩＦＯステージの長さが制御可能に変更することが出来る、請求項３ から６のいずれか１つに記載のディテクター。
8. ８．上記線方向における所望の探索範囲がその方向における１つのブロックの範 囲の半分よりも大きく、上記遅延及び記憶手段が、同時に、複数Ｂ（Ｂは２ｐ／ ｍより大きい最低の整数）の他のシーケンスを形成するごとくに設けられ、上記 シーケンスが、上記線方向における各Ｂ番目のブロックに相当する画素のグルー プを含み、又、上記演算手段が、各シーケンスの上記合計を形成するための複数 Ｂの配置を含む、請求項２から６のいずれか１つに記載のディテクター。
9. ９．１つのブロックに対する、上記他のフレームの最も似ている区域、又は、上 記ブロックと上記区域との間のブロック予測誤差のいずれか一方を記憶しアウト プットするための記憶手段を含む、請求項１から８のいずれか１つに記載のディ テクター。
10. １０．カラー画像の信号の輝度及び色度を受取り且つ処理するごとくに設けられ た請求項９記載のディテクター。
11. １１．上記基準が、ずれていない区域の場合は、上記合計の予め決められた比率 に等しく、他の区域の場合は上記合計に等しい１つの比較値が、上記ブロックと 比較される他の全ての区域に対する比較値より小さい、１つの区域によって満足 される、請求項１から１０のいずれか１つに記載のディテクター。
12. １２．実質的に、添付した図面によって記載されたモーション・ディテクター。
13. １３．複数のプロセッサーを含み、これらがそれぞれ；（ｉ）画像の線方向に伸 びる所望の検索範囲に対応する期間、上記１つのフレームの１つのブロックに該 当する画素の１グループを同時に使用可能とするための第１の画像記憶手段で、 このグループの１つのシーケンスの中の連続したグループがそれぞれ重複してい ないブロックに該当する、手段と；（ｉｉ）上記ブロックと同じ大きさの他のフ レームの１つの区域に対応する画素の１グループを、同時に使用可能とする第２ の画像記憶手段で、この場合、このグループの１つのシーケンスの中の連続した グループが、画像の線の１つのコラムの中に下がる１つの方向に漸進的にずれる 区域に対応し、連続したこのシーケンスが上記線に沿って漸進的にずれた区域に 対応する、手段と；及び、 （ｉｉｉ）モジューリ、即ち１つのブロックのために使用可能とするエレメント と１つの区域のために使用可能とするエレメントとの間の差の単調に増加する他 の偶数関数、の合計を形成するための演算手段と、及び、各ブロックのため、そ の合計が上記基準に合致する区域に相当するベクトル情報を確認する手段と； を含み、この場合、 幾つかのプロセッサーの上記第１及び第２の画像記憶手段が、垂直方向に隣接す るブロックを同時に処理するごとくに形成され、上記プロセッサーの演算手段が 接続可能で、又、各プロセッサーに対して、差の関数の上記合計の合計を形成す るための手段が設けられ、これにより、上記モーション・ディテクターを、複数 の隣接する上記ブロックを含む複合ブロックを比較するごとくに形成することが 出来る、請求項１記載のディテクター。
14. １４．ビデオ信号のモーション・ディテクターで、これが：−画像の１つの線走 査されるフレームを表わす信号及び上記画像の別のフレームを表わす信号の受取 り及び一時的記憶手段と；及び、 −上記１つのフレームが別のフレームの対応する区域と、別のフレームの位置的 にずれた複数の区域とによって分割され、上記ブロックの位置と、別のフレーム のその区域の位置との間に、位置的ずれが殆ど無く、上記ブロックと上記区域と の間の類似性の基準に合致する場合は、これを示すベクトル情報を作り出すごと くにする、複数のブロックの各々の比較手段と；を含み、 上記比較手段が、上記１つのフレームの画像の線方向対して垂直方向に並ぶコラ ムの中に配置されたブロックに逐次作用し、上記別のフレームの一部分の列順の 逐次走査によって、これらをそれぞれ、別のフレームの上記位置的にずれた複数 の区域と比較する、ごとくに設けられている、ことを特徴とするビデオ信号のモ ーション・ディテクター。