JPH04105484A - 動きベクトル検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、動画像の動き検出予測信号を用いるテレビ電
話や動画像蓄積装置等において、動画像の符号化（圧縮
）を行う動き補償符号化装置等に設けられ、画素データ
の動きを検出する動きベクトル検出回路に関するもので
ある。

（従来の技術） 従来、このような分野の技術としては、安田端彦監修「
画像伝送における高能率符号化技術」（昭６２−３−：
３１）（、株）トリケブス、Ｐ、　２３１Ｌ−２３３に
記載されるものがあった。

従来、テレビ電話や動画像蓄積装置等において、動画像
は処理の柔軟性に富むディジタル・データとして扱われ
るが、その動画像データをディジタル・データとして直
接表現すると、膨大なデータ量となる。そこで、通信の
効率化や記録媒体の節約等のために、動画像を符号化し
て通信あるいは記録することが行われる。

動画像の符号化では、符号化効率を向上させるのに、動
き補償が有効であり、これに関する技術が前記文献に記
載されている。動き補償とは、符号化対象フレーム（現
フレーム）を小さな矩形ブロックに分割し、各ブロック
に対して、前フレームの中から最も近似度が高い部分を
検出（動き検出）し、これを予測信号として用いるもの
である。

第２図（ａ）〜（Ｃ）は、この動き検出の説明図である
。

第２図（ａ）は、現フレームと前フレームの対応を示す
図である。

Ｆｔは現フレーム、Ｆｔ−１は前フレーム、Ａ（ｎ、ｍ
＞は現フレームＦｔの分割された１ブロツク、Ｂ　（ｎ
、ｍ）は前フレームのＡ　（ｎ、ｍ）に対応する検索対
象ブロックである。Ａ（ｎ、ｍ＋１）はＡ　（ｎ、ｍ）
の隣りブロック、Ｂ（ｎ。

ｍ＋１）はＡ　（ｎ、ｍ＋１＞に対応する検索対象ブロ
ックである。Ｂ　　（ｎ、ｍ＞（０，０＞、Ｂ５（ｎ、
ｍ−’−，１）（０，０＞はブロックＡ（ｎｍ）　、　
Ａ　（ｒｌ、　ｍ＋　１　）と同じ位置で同じ大きさの
ブロックである。

第２図（ｂ）は、ブロックＡ　（ｎ、ｍ）に対応する検
索範囲、すなわちＢ　（ｎ、ｍ＞の大きさを示す図であ
る。第２図（Ｃ）は検索のためのＢ（ｎ、ｍ）内のブロ
ックＢ　　（ｎ、ｍ＞（ｐ、ｑ）の移動を示す図である
。

Ｂ　　（ｎ、ｍ＞（ｐ、Ｑ＞は、Ａ　（ｎ、　ｍ＞とＢ
　（ｎ、ｍ＞内のどの部分とが比較されるかを示すブロ
ックである。ベクトルｐ、ｑは、Ｂ８（ｎ。

ｍ＞　　（０，０＞の位置を中心に、そのブロック位置
を垂直方向にｐ、水平方向にｑ画素分だけ移動させたこ
とを示す。Ｂ　　（ｎ、ｍ＞（ｐ、ｑ＞はＢ　（ｎ、ｍ
）内であるから、 ≦く ｒｌ　ｐ　　ｒ２．　　　ＣＩ≦ｑ≦ｃ２となる。ここ
で、ブロックＡ　（ｎ、ｍ）内の各画素の値をｘ　　（
ｉ　　・ｎ＋ｉ、ｊＭ−ｍ＋ｊ）でＬＭ 表わしくブロックの大きさをｉＭＸｊＭとする）、比較
されるブロックＢ　　（ｎ、ｍ＞（ｐ、ｑ＞内の各画素
の値をｘ　　　　（ｉ　　−ｎ＋ｉ＋ｐ、ｊｔ−Ｉ　　
　Ｍ ヤ・ｍ＋ｊ＋ｑ）て′表わす。

Ｂ　（ｎ、ｍ＞内で、Ａ　（ｎ、ｍ＞と最も近似度の高
い部分を検出するのに、ｐ、ｑを変化させ、Ａ　（ｎ、
ｍ）とＢ　　（ｎ、ｍ＞（ｐ、ｑ＞の差分絶対値を求め
、その値が最も小さいものを近似度の高いものとする。

すなわち、各ｐ、ｑに対し、Ｘｔ　１　（ＬＭ　・ｎ＋
ｉ　＋ｐ。

ｊＭ−ｍ＋ｊ＋９）ｌ　　　　・・・・・・（１）の計
算を行い、この結果が最小となるｐ、ｑを求める。

このｐ、ｑを動きベクトルとし、Ｂ８（ｎ、ｍ）（ｐ、
ｑ＞を予測信号として、符号化対象フレームとなる現フ
レームＦｔのブロックＡ　（ｎ、ｍ）を符号化する替わ
りに、動きベクトルと、予測信号のＢ　　（ｎ、ｍ＞（
ｐ、ｑ＞と現フレームＦｔのブロックＡ　（ｎ、ｍ＞と
の誤差を符号化した方が、符号化効率を向上できる。

実際には、前フレームＦ　　　と現フレームＦ、のデー
タは、それぞれフレームメモリに格納され、その間で、
ｐ、ｑを少しずつずらしながら、（１）式の計算が行わ
れる。

（発明が解決しようとする課題〉 しかしながら、上記構成の回路では、次のような課題が
あった。

前記（１）式の計算では、ベクトルｐ、ｑが近い場合、
第２図（ｃ）に示すように、Ｂ８（ｎ。

ｍ＞　　（ｐ、ｑ＞のかなりの部分が共通な画素となる
が、画素単位ではそれぞれずれた画素での計算となる。

さらに、第２図（ａ）に示すように、検索対象のブロッ
クＢ　（ｎ、ｍ）、Ｂ　（ｎ、ｍ＋１）も共通画素を含
むが、それぞれ別のブロックＡ（ｎ、ｍ）、Ａ　（ｎ、
ｍ＋１）との計算となるため、画素データの読出しが複
数回になり、その制御が複雑となる。このなめ、このよ
うな動き検出処理機能を有する動き補償符号化装置等に
おいては、一般にソフトウェアで制御が可能なマイクロ
プロセッサ等のプロセッサを用いて計算を行っている。

しかし、この場合、扱う計算量が非常に多いため、処理
に時間がかかるという問題があった。即ち、現フレーム
ＦｔのあるブロックＡ　（ｎ、ｍ＞と、それと比較され
る前フレームＦ　　　のブロツクＢ８（ｎ、ｍ）（ｐ、
ｑ）との計算では、それぞれのブロックの大きさがｉＭ
ＸｊＭであったとすると、Ｉ　Ｍ　Ｘ　Ｊ　Ｍ回の差分
絶対値の累積加算が行われる。これが、それぞれの動き
ベクトル、つまりｐ、ｑのとり得る数だけ、（ｒ　１＋
　ｒ　２　＋１　＞　×（ｃ　１　＋　Ｃ２＋　１　）
回繰り返される。

これだけの計算を行って、ブロックＡ　（ｎ、ｍ）に対
する動きベクトルが求まる。従って、現フレームＦｔの
ある１個のブロックＡ　（ｎ、ｍ＞に対して、１　ｙＩ
Ｘ　Ｊ　ＭＸ　（ｒｌ　＋　ｒ　２　＋　１　）　Ｘ　
（Ｃ１、Ｃ２÷１）回の差分絶対値の累積加算が行われ
る。これが現フレームＦｔの各ブロックについて行われ
るため、膨大な計算量となる。

そこで、ベクトル数を制限することが考えられる。つま
り、使用上問題がない程度に、ベクトルを間引くことに
よって計算量を減らすことが考えられる。しかし、一般
にマイクロプロセッサ等のプロセッサでは、各計算をシ
リアルに行っていくため、このような間引きを行っても
、まだ複数回同じ画素データを読込んだり、かなりの量
の計算をしなければならず、処理にかなりの時間ががが
り、あまり実用的ではなかった。

本発明は前記従来技術が持っていた課題として、制御の
簡単化を図るなめにプロセッサを用いた場合、該プロセ
ッサは各計算をシリアルに行っていくので、処理にかな
り時間がかがり、そのためリアルタイムで動画像を扱う
場合は高速のプロセッサやメモリが必要となり、回路構
成の複雑化、回路規模の大型化及びコスト高になるとい
う点について解決した動きベクトル検出回路を提供する
ものである。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、１フレーム
内を複数個のブロックに分割し、個々の現ブロックにつ
いて他のフレームとの比較によって画素データの動きを
検出する動きベクトル検出回路において、複数個の直列
接続された遅延回路、及び複数個の演算回路を備えてい
る。ここで、複数個の遅延回路は、比較される前記フレ
ーム内における探索範囲ブロックの画素データ及び現ブ
ロックの画素データのうち、現ブロックの画素データを
遅延させる回路である。複数個の演算回路は、前記複数
個の遅延回路の所定位置より取り出した現ブロックの画
素データと前記探索範囲ブロックの画素データとを入力
し、該現ブロックを中心にシフトした各ベクトルに対す
る評価関数値を算出する回路である。

第２の発明は、第１の発明において、前記複数個の遅延
回路の複数位置より取り出した複数個の現ブロックの画
素データを選択して前記演算回路へ入力する選択手段を
、設けている。

（作用〉 第１の発明によれば、以上のように動きベクトル検出回
路を構成したので、探索範囲ブロックの画素データ及び
現ブロックの画素データが入力されると、該現ブロック
の画素データは、直列遅延回路で適宜遅延されて所定の
演算回路へ入力される。各演算回路では、必要とする任
意のベクトルに対応した評価関数値を求める。これによ
り、水平方向あるいは垂直方向に連続するブロックの計
算では、複数回、同じ画素データを読み込むことがなく
、高速なプロセッサやメモリを用いなくとも、高速に、
動きベクトルの検出が行える。

第２の発明によれば、直列遅延回路の出力が、選択手段
で選択されて複数の演算回路へ入力される。これにより
、扱う画像の種類（例えば、全体的に動く、あるいは上
下右左、上下、左右に多く動く画像）に対してそれに合
わせたベクトル配置で、的確に動きベクトルの検出が行
える。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の第１の実施例を示す動きベクトル検
出回路の構成ブロック図である。

この動きベクトル検出回路では、例えば現フレームの現
ブロックの大きさが４×４画素で、比較されるフレーム
として前フレームの探索範囲ブロックが８×８画素の大
きさとした場合の回路例が示されている。

この動きベクトル検出回路は、現ブロックの画素データ
Ｄａが入力される入力端子１ａ、探索範囲ブロックの画
素ブタ−Ｄｂが入力される入力端子１ｂ、及び出力端子
２を有している。入力端子１ａには、複数の遅延回路１
０−１〜１０−３６が直列に接続され、その遅延回路１
０−１〜１０−３６の所定の位置に選択手段２０が接続
されている。選択手段２０の出力側と入力端子１ｂとは
、複数の演算回路３０〜１〜３０−１３の入力側に接続
され、その演算回路３０−１〜３０−１３の出力側が、
比較回路４０を介して出力端子２に接続されている。

遅延回路１０−１〜１０−３６は、現ブロックの画素デ
ータＤａに遅延を与える機能を有し、例えは、クロック
信号に同期して入力データを一時保持するレジスタで構
成されている。

選択手段２０は、遅延回路１０−１〜１０−３６の出力
を選択して演算図ｎ　３０−１〜３０−１３へ与えるも
ので、複数のセレクタ２０−１〜２０−８で構成されて
いる。セレクタ２０−１は、入力端子１ａ及び遅延回路
１０−１．１０−１６の出力のいずれか一つを選択して
演算回路３０−１へ与え、セレクタ２０−２は、遅延回
路１０２　１０−１０の出力のいずれか一つを選択して
演算回路３０−２へ与え、セレクタ２０−３は、遅延回
路１０−４．１０−２．１０−１２の出力のいずれか一
つを選択して演算図１３０−３へ与える機能を有してい
る。

セレクタ２０−４は、遅延図＃１１０−１６．１０−１
７の出力のいずれか一つを選択して演算回路３０−６へ
与え、セレクタ２０−５は、遅延回路１０−１９．１０
−２０の出力のいずれか一つを選択して演算回路３０−
８へ与え、セレクタ２０−６は、遅延図８１０−２４．
１０−３２．１０−３４の出力のいずれか一つを選択し
て演算回路３０−１１へ与える機能を有している。さら
に、セレクタ２０−７は、遅延回路１０−２６．１０−
３４の出力のいずれか一つを選択して演算回路３０−１
２へ与え、セレクタ２０−８は、遅延回路１０−２．１
０−３５．１０−３６の出力のいずれか一つを選択して
演算回路３０−１３へ与える機能を有している。

但し、遅延回路１０−９．１０−１１．１０−２５．１
０−２７の出力は、セレクタを通さすに、直接、演算回
路３０−４．３０−５．３０−９゜３０−１０へそれぞ
れ入力される構成になっている。

演算回路３０−１〜３０−１３は、設定された各ベクト
ルに対応した評価関数値を計算する回路である。評価関
数として、現ブロックの画素データＤａと探索範囲ブロ
ックの画素データＤｂとの差分絶対値の累積値とすると
、各演算回路３〇−１〜３０−１３は、入力端子と１ｂ
から入力される探索範囲ブロックの画素データＤｂと、
遅延回路１０−１〜１０−３６の出力のうち、所望の段
数分遅延された位置より取り出された現ブロックの画素
データとの、差分絶対値の累積加算を行う差分絶対値回
路及び累積加算回路より構成される。

比較回路４０は、各演算回路３０−１〜３〇−１３で計
算された評価関数値を逐次比較し、現ブロックに対する
動きベクトルを決定してその決定結果を出力端子２へ出
力する回路である。

なお、第１図において、各回路間の接続は信号のビット
数分のバスとなっている。例えば、入力端子１ａ、ｌｂ
からの入力画素データＤａ、Ｄｂがそれぞれ８ビツトで
与えられる場合、各遅延回路１０−１〜１０〜３６の入
出力線、及び各演算図Ｂ５０−１〜３０−１３への入力
線は、それぞれ８ビツトとなる。また、現ブロックの大
きさが４×４の場合、１６回の差分絶対値の累積加算が
行われるため、各演算回路３０−１〜３０−１３からの
出力線は１２ビツトとなる。

以上のように構成された動きベクトル検出回路の動作を
、第３図（ａ）、（ｂ）、第４図及び第５図（ａ）〜（
ｄ）を参照しつつ説明する。

第３図（ａ＞、（ｂ）は現ブロック及び探索範囲ブロッ
クを示す図であり、同図（ａ）は現ブロックを示す。Ａ
　（ｎ、ｍ）、Ａ　（ｎ、ｍ＋１＞・・・は４×４画素
のブロックである。ブロックＡ（ｎ、ｍ＞の左上の画素
をｘ　ｔ（４ｎ　、　４　ｍ　）とし、そのブロック内
の画素をｘｔ（４ｎ＋１．４ｍ＋ｊ）とする。また、ブ
ロックＡ（ｎ、ｍ＋１）の左上の画素をＸｔ（４ｎ、４
ｍ＋１）とし、そのブロック内の画素をＸｔ（４ｎ＋ｉ
、４ｍ＋ｊ　）とする。

第３図（ｂ）は探索範囲ブロックを示す図である。現ブ
ロックＡ（ｎ、ｍ＞に対し、上下左右にそれぞれ＋２の
範囲で動きベクトルを検出する場合、Ｂ　（ｎ、ｍ＞、
Ｂ　（ｎ、ｍ＋１＞、−の探索範囲ブロックの大きさは
８×８画素となる。現ブロックＡ　（ｎ、ｍ）のｘｔ（
４ｎ、４ｍ）と位置的に対応するＢ　（ｎ、ｍ）の画素
をＸｔｌ（４０，４ｍ）とし、そのブロック内の画素を
Ｘｔｌ　（４ｎ十ｉ＋ｐ、４ｍ±ｊ＋ｑ）とする。ここ
で、探索範囲ブロックどうしはそれぞれ重り合う部分が
あり、例えばＢ　（ｎ、ｍ＞のＸ　　　　（４ｎ−２，
４ｍ＋２）とＢ　（ｎ、ｍ＋１＞のＸｔ−１（４ｎ　　
２．４　（ｍ＋１＞　　２）とは、同じ画素を示すこと
になる。

第４図はデータ入力タイミングを示す図で、Ｄａは入力
端子１ａから入力される現ブロック内の画素データ、Ｄ
ｂは入力端子１ｂから入力される探索範囲ブロック内の
画素データである。そして、セレクタ２０−１が入力端
子１−ａからの入力を選択していた場合、第４図に示す
画素データＤａＤｂが演算回＃ｌ３０−１の入力となる
。Ｓｌは、現ブロックの画素データが演算回路に入力さ
れるタイミングにより、そのデータに対し演算を行うか
、停止するかを示すタイミング信号である。Ｄａ２は、
遅延回路１０−２の出力であり、セレクタ２０−２が、
この出力を選択している場合、これが演算回路３０−２
に入力される。Ｓ２は、これに合わせて、その時の入力
画素データについて演算を行うか、停止するかを示すタ
イミング信号である。

入力端子１ｂから入力される探索範囲ブロックの画素デ
ータＤｂは、第３図（ｂ）のブロックの左上から縦方向
に（主走査方向）に逐次入力する。

ブロックの左下、すなわちｘｔ−１（４ｎ　＋　２　。

４ｍ−２）の画素データＤｂが入力された後は、次の列
のｘ　　　　（４ｎ−２，４ｍ−２＞から連続して入力
される。つまり、第４図に示すような画素ブタ−Ｄｂの
入力となり、このデータが同時に演算回路３０−１〜３
０−１３に与えられる。

入力端子１ａから入力される現ブロックの画素データＤ
ａは、第３図（ａ）のブロックの左上から縦方向に逐次
入力する。ブロックの左下、すなわちｘ　ｔ（４ｎ　＋
３　、４　ｍ　）の画素ブタ−Ｄａが入力された後は、
−時入力を停止し、探索範囲ブロックの走査が次の列に
移ったと同時に、現ブロックの次の列の画素データＤａ
の入力を開始する。

そして、入力端子１ａ、ｌｂへの入力は、ブロックＡ（
ｎ、ｍ＞の列の先頭及びブロックＢ（ｎｍ〉の列の先頭
画素がそれぞれ同期して入力される。

このように入力された画素データＤａ、Ｄｂに対し、セ
レクタ２０−１が入力端子１ａからの入力を選択してい
た場合、演算回路３０−１．へは、ｘ　　（４ｎ、４ｍ
＞、ｘｔ（４ｎ＋１．４ｍ＞。

・・・とｘ　　　　　（４ｎ　　２．４ｍ　　２）　、
Ｘｔ　１（４ｎ−１，４ｍ−２＞、・・・とが同期して
入力される。そして該演算回路３０−１により、逐次演
算が行われ、現ブロックのＸｔ（４ｎ＋３．４ｍ＋３）
の画素データが入力され、その演算が終わっな時点で、
（１）式に基づき、ベクトルｐ−２、ｑ＝−２、つまり １＝Ｏｊ＝０ −ＸＩ−１（４ｎ＋ｉ−２，４ｍ＋ｊ−２＞の計算が行
われたことになる。この計算結果であるベクトルｐ−−
２，ｑ＝−２に対する差分絶対値の累積値が、比較回路
４０へ転送される。

演算回路３０−２では、セレクタ２０−２が遅延回路１
０−２の出力を選択していた場合、Ｘｔ（４ｎ、４ｍ＞
、Ｘｔ（４ｎ＋１．４ｍ＞、・・・、ｔ−１（４ｎ、４
ｍ−２）、ｘ　　　　＜４ｎ−ｉ−１４ｍ−２）、・・
・が同期して入力される。そして該演算回＆！　３０−
２により、逐次演算が行われ、現ブロックのｘｔ（４ｎ
　＋３　、４ｍ＋３　）の画素データが入力され、その
演算が終わった時点で、（１）式に基づき、ベクトルＩ
）＝０．　ｑ＝−２、つまり ０Ｊ＝０ −Ｘｔ−１（４ｎ＋ｉ＋０．４ｍ＋ｊ−２＞の計算が行
われたことになる。この計算値が、時間的に現ブロック
の画素データか遅延されている分だけ遅れたタイミング
で、出力される。

このようにして、遅延回路１０−１〜１０−３６から取
り出す位置により、各ベクトルｐ＝〜２ｑ−−２、ｐ−
〇、ｑ−−２、・・・に対する演算を行うことができる
。

第５図（ａ）〜（ｄ）は、ベクトル位置を示す図である
。

例えば、セレクタ２０−１が入力端子１ａがらの入力を
選択し、さらにセレクタ２０−２．２０−３．２０−４
，２Ｃ）−５，２０−６，２０−７゜２０−８が遅延回
路１０−２．１０−４．１０−１６．１０−２０．１０
−３２　　］］○−３４，１０−３の各出力を選択して
いる場合、前述したように、各演算回路３０−１〜３０
−１３が、それぞれベクトル値７ｊｌｐ−２，ｑ＝−２
、ｐ−０゜ｑ＝−２、Ｐ＝＋２．ＣＩ＝−２、ｐ＝−１
，９＝１、・・・の演算を行う。この演算対象となるベ
クトル位置が第５図（ａ＞に示されている。図中のＯ印
は、演算が行われるベクトル位置を示している。前記の
ような接続では、第５図（ａ＞に示すように、千鳥状に
演算するベクトル位置が配置されている。なお、第５図
（ａ）〜（ｄ）の■１〜■□３は、それぞれの演算回路
３０−１〜３０１３に対応している。

以下同様に、セレクタ２０−１〜２０−８が、遅延図Ｂ
１０−１６．１０−１０．１０−２．１０−１７．１０
−１９．１０−３４．１０−２６゜１０−２０の各出力
を選択している場合、第５図（ｂ）に示すベクトル位置
の演算が行われる。

セレクタ２０−１〜２０−８が、遅延回路１０−１．１
０−１０．１０−２．１０−１７．１０−１９．１０−
３４．１０−２６．１０−３５の各出力を選択している
場合、第５図（ｃ）に示すベクトル位置の演算が行われ
る。

セレクタ２０−１〜２０−８が、遅延回路１０−１６．
１０−１０．１０−１２．１０−１７゜１０−２４．１
０−２６．１０−２０の各出力を選択している場合、第
５図（ｄ）のベクトル位置の演算が行われている。

各演算回路３０−１〜３０−１３の出力は、そのベクト
ルに対する演算が終わりしだい、比較回路４０へ転送さ
れる。比較回路４０では、逐次転送されてくる評価値の
大小を比較し、そのブロックに対する演算を行ったベク
トル数、例えば１３個転送された後、最後に残った値が
何番目に送られてきたものかによって、そのブロックに
対する動きベクトル値に対応した値を出力端子２から出
力する。

各演算回路３０−１〜３０−１３は、現ブロックＡ　（
ｎ、ｍ）の画素データＤａの入力、演算が終わると、次
のブロックＡ　（ｎ、ｍ＋１＞の画素データＤａを入力
でき、そのブロックに対する演算を始める。探索範囲ブ
ロックＢ　（ｎ、ｍ）とＢ（ｎ、ｍ＋１＞の重り合う部
分が入力されている間は、ブロックＡ　（ｎ、ｍ）に対
するものとＡ（ｎ、ｍ＋１）に対するベクトルの演算を
行っている演算回路とが存在する。しかし、探索範囲の
ブロックの入力画素データＤｂは、ブロックＢ（ｎ、ｍ
）の右下の画素の次にブロックＢ　（ｎ。

ｍ＝−１−）の左上か入力されるわけではなく、連続的
に次の列が入力される。

このように、現ブロック及び探索範囲ブロックとも、ブ
ロックのスキャン方向（副走査方向）に、それぞれの列
を逆もどりすることなく、連続して入力することにより
、現ブロックＡ　（ｎ、ｍ）Ａ　（ｎ、ｍ＋１）、・・
・に対する動きベクトルが次々に出力される。ここで、
第５図（ａ）〜（ｄ）に示すベクトルの配置は、同図（
ａ）についてはおおよその動きベクトルを求めるのに適
している。

さらに、同図（ｂ）は上下左右、同図（Ｃ）は左右、同
図（ｄ）は上下をそれぞれ重点的に調べ、動きベクトル
を求めるのに適している。第１図に示す構成では、各セ
レクタ２０−１〜２０−８を切換えることにより、それ
ぞれのベクトル配置に設定できるようになっている。従
って、この第１の実施例では、次のような利点を有して
いる。

扱う画像の種類、つまり全体的に動く、あるいは上下左
右、上下、左右に多く動くものに対してそれに合わせた
ベクトル配置で、動きベクトルの検出を行うことができ
る。そのため、少ない演算回路３０−１〜３０−１３で
、検出精度をさほど低下させずに、効率よく、しかも高
速に、動きベクトルを検出できる。

第６図は、本発明の第２の実施例を示す動きベクトル検
出回路の構成ブロック図であり、第１図中の要素と共通
の要素には共通の符号が付されている。

前記第１の実施例では、現ブロックの画素データとして
、直列遅延回路１０−１〜１０−３６の複数位置の出力
を選択手段２０で選択して演算図Ｈ＠２０−１〜３０−
１３に入力する構成になっている。ところが、扱う画像
の種類が限られている場合、第６図に示すように、選択
手段２０を省略し、遅延回８１０−１〜１０−３６の所
望の位置、例えば第５図（ａ）に示すベクトル配置で、
演算回路３０−１〜３０−１３に固定的に接続した構成
にしても良い。このように構成しても、扱う画像の種類
を限定すれば、前記第１の実施例とほぼ同様の効果が得
られるばかりか、回路構成をより簡単化できる。

なお、本発明は上記実施例に限定されない。例えば、上
記実施例では、現ブロック４×４、探索範囲ブロックを
８×８、演算を行うベクトル数を１３個としたが、これ
ら以外の数に変更してもよい。さらに、第１図及び第６
図中の各ブロックは、個別回路で構成する以外に、プロ
セッサによるプログラム制御等で実行する構成にしても
よい。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、直列
遅延回路の任意の位置より取り出された現ブロックの画
素データを、複数個の演算回路へ入力する構成にしたの
で、少ない演算回路数で、検出精度をさほど低下させず
に、効率良く、しかも高速に動ベクトルを検出できる。

このように、回路構成の簡単化、及び回路規模の小型化
が図れるため、低コスト化が可能となり、従ってテレビ
電話装置の種々の装置に適用できる。

第２の発明によれば、選択手段を設け、直列遅延回路の
出力を切換えて複数個の演算回路へ入力する構成にした
ので、第１の発明とほぼ同様の効果が得られるばかりか
、扱う画像の種類（例えば、全体的に動く、あるいは上
下左右、上下、左右に多く動く画像）に対してそれに合
わせたベクトル配置で、動きベクトルを的確に検出でき
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す動きベクトル検出
回路の構成ブロック図、第２図（ａ）〜（ｃ）は従来の
動き検出の説明図、第３図（ａ）。 （ｂ）は第１図の現ブロック及び探索範囲ブロックを示
す図、第４図は第１図のデータ入力タイミング図、第５
図（ａ）〜（ｄ）は第１図のベクトル位置を示す図、第
６図は本発明の第２の実施例を示す動きベクトル検出回
路の構成ブロック図である。 １０−１〜１０−３６・・・遅延回路。２０・・・選択
手段、２０−１〜２０−８・・・セレクタ、３０−１〜
３０−１３・・・演算回路、４０・・・比較回路。 （ａノ 動き装出の説明図 亮２図 （ａ） 副走査方向 現ブｂツク多び掠宸訃囲ブＤ１１．り ％３図 （ａノ Ｐ （Ｃ） べ゛クト几イカ！ 殆５図 （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、１フレーム内を複数個のブロックに分割し、個々の
   現ブロックについて他のフレームとの比較によって画素
   データの動きを検出する動きベクトル検出回路において
   、 比較される前記フレーム内における検索範囲ブロックの
   画素データ及び現ブロックの画素データのうち、現ブロ
   ックの画素データを遅延させる複数個の直列接続された
   遅延回路と、 前記複数個の遅延回路の所定位置より取り出した現ブロ
   ックの画素データと前記探索範囲ブロックの画素データ
   とを入力し、該現ブロックを中心にシフトした各ベクト
   ルに対する評価関数値を算出する複数個の演算回路とを
   、 備えたことを特徴とする動きベクトル検出回路。 ２、請求項１記載の動きベクトル検出回路において、 前記複数個の遅延回路の複数位置より取り出した複数個
   の現ブロックの画素データを選択して前記演算回路へ入
   力する選択手段を、 設けたことを特徴とする動きベクトル検出回路。