JPH04507183A

JPH04507183A - 分数ｎ／ｍの合成

Info

Publication number: JPH04507183A
Application number: JP3508993A
Authority: JP
Inventors: ブラック・グレゴリー　アール; ヒエタラ・アレキサンダー　ダブリュ
Original assignee: モトローラ・インコーポレーテッド
Priority date: 1990-04-30
Filing date: 1991-04-22
Publication date: 1992-12-10
Also published as: WO1991017605A1; CA2048646C; EP0480018A1; MX167689B; EP0480018A4; AU7858191A; AU637237B2; US5055800A; BR9105753A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】分数Ｎ／Ｍの合成発明の背景本発明は一般的には周波数シンセサイザに関し、特に分数Ｎの周波数シンセサイザに関する。その周波数シンセサイザでは、位相ロックループによって電圧制御発振器（ＶＣｏ）が制御され、出力周波数Ｆｏｏｔが基準周波数Ｆ　ｔｅｌにＮバーを乗じ、かつ周波数逓倍器の値Ｍで除したものになる。すなわち、Ｆｏｏｔ　＝Ｆ＋ｅｉ　＊　［Ｎバー／Ｍ］で、但しＮバーはプログラム可能なＮで割った要素の平均除数であり、Ｍは周波数逓倍器の被乗数である。本発明は、無線電話の通信装置において複数の信号の一つを発生するのに使用することができ、これにより一群の等間隔に配置されたチャンネルが無線周波数の送受信機によって使用のために得られる。。

上述のような一群のチャンネルを実現する一つの通常の方法はある量の高安定発振器を使用してこれらの様々な出力の間を単に切り替えることである。このシステムは実に実現容易であるが、たとえほんの少数のチャンネルにとってもひどく複雑かつ高価になる。

ある量の高安定発振器（例えば水晶発振器）を使用する代わりに、一つの可変発振器の出力を可変手段によって始めにに分周して位相比較装置の一人力に供給することができる。位相比較装置の他の入力は、高安定基準発振器から供給される。次に、位相比較装置の出力は関係の無いスプリアス信号成分を取り除くために濾過されて可変発振器の制御入力にフィードバックされることが可能である。このようにして、システムが構築され、可変発振器が位相ロックする（その周波数を調整する）と、該周波数が基準周波数に除数を乗じたものになるように位相が並び合わせられる。次に、一群の等間隔に配置された周波数チャンネルは分周比を変えることによって実現される。この方法は標準の位相ロックループ合成（シンセサイザ）として知られている。

上述の方法の欠点はチャンネルの間隔が基準周波数に等しいことである。この結果、基準周波数と及びその高調波に等しい周波数オフセットにおける位相比較によって雑音が発生することになる。この雑音を許容制限内に保持するために、位相比較と可変発振器の制御入力との間の濾過装置が基準周波数よりもずっと低い帯域を有していなければならない。この低い帯域の結果、明瞭な出力になるが、またシンセサイザの過渡応答を遅くもする。過渡応答は、ループに対するいかなる短い期間の雑音でも突き止めるため、または周波数ホッピングシステムにおいてシンセサイザを使用可能にするため、またはループの変調を具備するために、速くする必要がある。

この制限を克服するために、位相検出器を要求されるチャンネル間隔よりもずっと高い周波数で動作させることが望ましい。そのような方法は既に米国特許第３．　９２８゜８１３号、第４，６０９．８８１号、及び第４，８１６゜７７４号に記載されている。この方法は分数Ｎのシンセシスとして知られている。

１個の蓄積器（アキュムレータ）の分数Ｎのシステムの基本構成は第１図のブロック図に示される。ＶＣＯｌＯｌは、出力信号を発生し、この分周器は位相検出器（φ）１０５への出力を有する。このｖＣＯｌｏｌは完全にプログラム可能な分周器１０３に結合され、分周器への制御入力は大まかなチャンネル設定と除算の分数部分を提供するデジタル網の出力との和である。位相検出器１０５は、通常、分周されたＶＣＯの周波数ｆ　ＶＣＯの位相を基準発振器１０７から出力される基準信号周波数ｆ　ｒｅｆの位相と比較して信号を発生し、この信号はループフィルタ１０９に印加され、次に、ＶＣｏｌｏｌにに印加され、これにより、ｖＣＯの出力信号を位相ロックする。

可変周波数分周器１０３の除数の値の選択は、デジタル網１１１によって行われ、このディジタル網は米国特許第４．７５８．８０２号においてＺ変撲の等価回路で述べられているような既に知られた装置であって、通常の加算器１１３、（入力が与えられた数値を越えると”キャリーアウト”信号を生成する）比較器１１５、及び（もしキャリー出力が起きるならば）デジタル数字表現を加算器１１３に印加する前に加算器１１３及び比較器１１５から出力されるデジタル数字表現から分母を減するフィードバックロジック１１７を備えている。第二のデジタル数字表現は、分数Ｎシンセサイザにおいて時間に関するオフセット位相（オフセット周波数）の−階の微分のデジタル的に等しいものであり、デジタル網１１１の内の他の一つの入力に印加される。デジタル網１１１の全体にわたる効果は微分位相を積分し、かっＰＬＬに対して位相オフセットの１次の等価である制御信号を（キャリーアウトデジタル信号の形式で）印加することである。加算器１１３は、基準周波数信号ｆ　ｒｅｌの発生の度にｄθ／ｄｔ（分子）で加算器１１３のそれまでの内容に合計する。米国特許第４，８１６゜７７４号に記載されているように、加算器１１３の出力は数字（周波数分周器１０３の除数ＮがＲと［分子／分母］との合計として表現される時に除数の所望の分数の部分の分母）と比較される。もしも加算器１１３の内容が分母を越えるならば、キャリー出力は真（ｔｒｕｅ）にセットされ、かつ加算器の内容は次の基準パルスが発生する前にフィードバック論理１１７において分母によって減少される。

第２図にＺ変換図に示されるのは、米国特許第４．７５８．８０２号に表されたのと一致したこの一個の蓄積器システムのＺ変換等価デジタル網１１１°である。−個の蓄積器システムのためのＺ変換等式は、ＤＯ＝　（１，／Ｚ）Ｄ　Ｉ＋Ｑ　（１−１／Ｚ）２変換の加算器２０１と２０５には、分子（もしオーバーフロするならば、分母を引く）と及び１／ｚ（遅延）ブロック２０３によって表されるそれまでの加算器の内容が供給される。比較することは、２０７において加算される量子化誤差Ｑを伴うデジタルスライサであると考えられる。

加算器２０７からの出力は加算器２０１にフィードバックされるデジタル数であり、そのキャリーアウト信号は出方信号として取出される。しカルながら、２変換解析にとっては、出力とそのフィードバック信号との間で差をつける必要はない。

Ｂ点において等式は次のように書くことができる。

Ｂ　（ｚ）＝Ｂ　（ｚ）／ｚ＋Ａ　（ｚ）または　Ｂ　（ｚ）＝Ａ　（ｚ）／　（１−１／Ｚ）しかし　データ出力＝Ｂ　（ｚ）　＋Ｑかつ　Ａ　（ｚ）　＝データ入方−Ｂ　（Ｚ）　−Ｑこれを代入して、そしてＢ　（ｚ）のために解くと、Ｂ　（ｚ）　＝データ入力／　（２−１／ｚ）−Ｑ／　（２−１／ｚ）またデータ出力のために解くと、データ出力＝データ入方／（２−１／ｚ）＋Ｑ　（１−１／ｚ）／　（２−１／ｚ）この等式は周波数領域に変換することができ（但し“Ｖ”は折り畳み周波数に正規化された周波数である）、Ｍａｇ、（データ出力／データ入力） −１／　（５−４ｃｏｓ　（Ｐｉｔ　ｖ）　）　”’Ｍａｇ、　（データ出力／Ｑ）＝　（（２−２ｃｏｓ　（Ｐｉｔ　ｖ））／（５−４ｃｏｓ　（Ｐｉｓ　ｖ）　）　）　１／２かくして加算器２０１へ入力するデータは多少、低域通過フィルタで濾過され、かつデジタル網１１１°によって入った量子化雑音は高域通過フィルタで濾過される。量子化雑音の高域通過のための濾過は、スプリアス信号が高域通過の曲がり角よりもずっと低い周波数で発生するとき、送受信機のチャンネルとチャンネル間の周波数間隔の周波数において発生するスプリアス信号を低減する効果を有する。高域通過の曲がり角よりもずっと低い周波数の低域通過の曲がり角の周波数を具備するＰＬＬ応答を選択することによって、はとんど全ての雑音を除去することが可能である。−個の蓄積器システムでは、高域通過のロールオフは２０　ｄ　ｂ　／　ｄ　ｅ　ｃ　ａ　ｄ　ｅである。かくして基準周波数は、もし十分な雑音抑圧を得る必要があるならば、高域通過限界を高い周波数に持っていくために高くなければならない。

（さもなければＰＬＬの低域通過が周波数上非常に低（ならなければならず、かくして広い帯域の恩恵を失ってしまう。）蓄積器の個数は理論的にはどのような次数にも増やすことができる。量子化雑音に対して高域通過特性の結果として生ずる応答は、蓄積器の個数の２０ｄｂ／ｄｅｃａｄｅ倍であり、それによって低周波の量子化雑音をより多く除去することができる。蓄積器は米国特許第４．６０９．８８１号で記載されるような「パスカルの三角法」として知られているものの中で、通常、「再結合」される。一般に高次の蓄積器は（１−１／Ｚ）の（ｎ−１）乗として再結合される。２個の蓄積器の分数Ｎのシンセサイザは米国特許第４．２０４．１７４号に記載されている。

分数Ｎのシンセシスは位相ロックループ分周器のために必要な制御シーケンスを発生するために大量のデジタルのハードウェアの使用を要求する。分数Ｎのシステムをいかに実際に実現するにも、デジタル機能の統合を必要とする。

分数Ｎのシンセシスはまたチャンネル間隔における雑音成分になるが、これらの成分は標準のＰＬＬによって生成される雑音成分よりも小さい。分数Ｎのシステムにおける雑音レベルは、分数の処理が働く速度と蓄積器の個数に直接に依存している。蓄積器の個数を増やしかつ分数Ｎのシステムの動作速度を上げると、曲がり角の周波数は高くなり、ロールオフを急勾配にすることによって生成される雑音成分が減少する。

分数Ｎのシステムの動作速度が上がると、位相ロックループ内の平均的な全体の除数Ｎバーが減少しなければならない。しかしながら位相量子化による雑音は状態間の平均的間隔に比例して２傘　（π／Ｎバー）であって、それはＮバーが減少すると増大する。更により多くの蓄積器が追加されると、ループ分局比の瞬間的な変化は増大しなければならない。これら２要素は瞬間的な位相ロックループの分周比において、従って、瞬間的な位相ロックループゲインにおいて大きなパーセンテージの変化を引き起こす。この大きな瞬間的ゲイン変動は、分数Ｎのシンセシスにおいて望まれる位相変動の歪となる。

発明の概要従って、本発明の目的は、かつ大きな瞬間的ループゲインの変動を引き起こさずに、多段の蓄積器を有する分数Ｎの周波数シンセサシスシステムの動作を高速にすることにある。

本発明の他の目的は、ＰＬＬの帯域を広くして、より優れた雑音性能を維持しながら、より良いロック時間、変調能力及びトラッキング能力を得ることである。

これらの目的や他の目的は、可変周波数発振器からの信号出力の周波数を分周し、分周された出力信号周波数を逓倍し、かつ分周された周波数とシンセサイザの基準信号に周波数を逓倍された信号との間で位相比較する位相ロック周波数シンセサイザを成し遂げる本発明において達成される。

図面の簡単な説明第１図は一個の蓄積器を有する分数Ｎのシンセサイザのブロック図である。

第２図は第１図の蓄積器を形成するデジタル網のＺ変換図である。

第３図は本発明を使用することができる無線送受信機のブロック図である。

第４図は本発明を使用する周波数シンセサイザのブロック図である。

第５図は位相比較器の出力と位相誤りとの関係を示すグラフである。

第６図は本発明の中で使用されることができる高調波ロッキング位相検出器のブロック図である。

第７図は高調波ロッキング位相検出器の出方と位相誤りとの関係のグラフである。

第８図は第７図の高調波ロッキング位相検出器において使用されることができる高調波ロッキング位相検出器部分のブロック図である。

好ましい実施例の詳細な説明本発明を使用することができる送受信機は第３図のブロック図に示される。一つのそのようなデジタル無線送受信機は、ＧＳＭ汎欧州のデジタル無線電話システムのようなデジタル無線電話システムにおいて有益である。第３図のデジタル送受信機において、基準発振器３０１は、基準信号Ｆｒｅｆを発生し、この基準信号は時間が経過しかつひどい環境の状態においても比較的一定の周波数を維持し、周波数シンセサイザ３０３に印加される。シンセサイザの出力は受信機３０５及び送信機３０７の両方によって使用され、これらはローカル発振器及び被変調送信信号をそれぞれ生成する。動作周波数のチャンネルのような送受信機の機能の制御は、制御論理３０９の機能によって提供される。

好ましい実施例におけるシンセサイザ３０３は、分数Ｎのシンセサイザ（１９９０年４月３０日出願Ｈｉｅｔａｌａ　ｅｔ　ａｌ、　に提出されて、本発明の譲受人に譲渡されている米国特許出願第５１６，９９３号　「多段蓄積器［マルチアキュムレータ］シグマデルタ分数Ｎのシンセシス」に述べられた形式であってもよい）　分数Ｎのシンセサイザを具備し、第４図に示される一般的な構成を有する。

本発明のシンセサイザは、フィードバックパスにおいてＭ倍素子４０３を周波数分！（Ｎ”分周）素子１０３と結合する。出力周波数は次式により決められ、Ｆｏｎｔ　＝Ｆｔ！１本（Ｎバー／Ｍ）出力位相は次式によって基準位相に関連する。

φｏｕｔ　／φ＋ｅ［＝ｉ’Ｊ零　Ｇ　（ｊ　ω、Ｎ）／Ｍ但し出力周波数は平均的除数の値Ｎバーを制御することによって生成され、該Ｎバーは整数部分Ｒ及び分数部分「分子／分母］の和によって表すことができ、そしてそれはＮバー／Ｍという有効な全体的除算にするために乗算率Ｍを乗しる。本発明のためのＷｌｉ間値ＮはＲ±ΔＮの範囲にあると定義され、そこでは△Ｎは除算過程の期間中Ｎが変わる範囲であって、分数Ｎのシステムにおいて蓄積器の個数に関係する大きさを有する。本発明の乗算器は、分周された信号にＭを乗じることによって、（Ｍ乗算器を使用しないが、同じ基準周波数を使用するシステムと比べて）係数Ｍだけ増える平均的な除数の値Ｎバーになり、その結果、係数ＭによってＮが減少し、割合が変動する。それゆえに分数［Ｎ　／　Ｍ　］の方法は、ループゲインの変動が無視できるようになるようなＭ乗算器を使用しないシステムと比べて、Ｎにおける割合の変化を減少させることによってＮの変化により生じるループゲインＧ（ｊω、Ｎ）の変動問題を低減する。

ΔＮの値は乗算器でないシステムに関しては変わらないので、位相状態の数は同じで（２＊△Ｎ）＋１である。しかしながら状態間の平均間隔２＊π／Ｎラジアンは、係数Ｍによって減少し、そしてそれは位相量子化の問題を低減する。

乗算率Ｍを実現するために、分周器１０３の出力は乗算率Ｍを実現するための通常のアナログ乗算器４０３によって増倍される。次に、乗算器４０３の出力は位相検出器４０７に印加される前に不要なサイドバンド（側帯波）を除去するために、通常のアナログ帯域通過フィルタ４０５によって濾過されることが可能である。この実施例では、不要な逓倍されたサイドバンド類を減少するために追加されたフィルタ４０５を、かなり狭帯域とすることもできる。

位相検出器４０７の入力におけるこの狭帯域の帯域通過フィルタ４０５は、位相検出器出力における同等のフィルタとして解析することができる。従って、この変換されたフィルタはＰＬＬに対するループフィルタのように働き、かつＭの値を小さな数に制限するつまりループ帯域をＧＳＭシステムの仕様が直接的デジタル構成では満足することができない点まで制限する。

もう一つの実施例として、乗算器４０３は二進法の乗算器のようなデジタル乗算技術を使用することができる。この場合に、フィルタ４０５とこれに対応するＭやループ帯域に関しての制約を取り除くことは可能である。

本発明の好ましい実施例は、ループをロックするために分周器１０３の出力の高調波を使用する。これは、位相検出器４０７のために高調波に応答する位相検出器を使用することによって成し遂げられる。そのような高調波応答の位相検出器は、ＧａｒｄｎｅｒのｒＰｈａｓｅ　ＬｏｃｋＴｅｃｈｎｉｑｕｅｓＪ　（第二板、Ｊｏｈｎ　Ｗｆｌｅｙ社、１９７９年発行、１２２ページ）に見い出すことができる。通常の高調波にロックするデジタル位相検出器は、デジタル位相検出器の帯域が少なくともＦ　ｒｅｌまで延びているので乗算が「自由」である限り、たとえ分局器の出力が有用な高調波を具備しない正弦波であるとしても、高調波にロックする。

高調波応答の位相検出器であるためには、位相検出器４０７は第５図に示されるような周期的出力対位相誤り特性の関係を表すべきである。この形式の位相検出器を使用すれば、基準信号のいかなる副高調波もループをロックするために使用される。但し高調波応答の位相検出器の該技術が、分数Ｎのシンセシスを使用しないループに適用することができるということは注目するべきである。例えば１０に、　Ｈｚのチャンネル間隔を具備する標準のＰＬＬは、Ｆｏｕ亀＝ＩＧＨｚかつΔＦ（チャンネル間隔）＝１０ｋＨｚかつＮ＝１００，０００である。基準のスプリアス応答信号はＪ＊１０ｋＨｚ　（但しＪは整数）のオフセットで起きる。

もしも同じ出力周波数かつ同じチャンネル間隔という条件下でＭ＝１０であるならば、Ｎが今なお１００．０００である場合、正味のループ除算はＮ／Ｍ＝１０，０００であって、かつ基準は１ＱＱｋＨｚで作用する。しかしながら、もしＮが１ずつ進むならば、除算は１／Ｍまたは０．１ずつ進む。かくしてループは今なお１０ｋＨｚ間隔であるが、ＬＯＯｋＨｚの基準で進む。それゆえに該ループは標準の分数的技法に頼らないで、Ｍによって分数化される。本システムの利点は標準の分数Ｎのシンセシスにおける利点と同じであって、すなわち正味の除算が係数Ｍによって減少するので雑音特性制限をより低くでき、スプリアス信号周波数が係数Ｍによって除去されるので基準スプリアス信号をより低くでき、また、与えられた基準周波数に対して出力周波数をより高い分解度にできる。

好ましい実施例において使用された位相検出器は、第６図のブロック図に示される。この位相検出器は、もし「モード」制御がローに設定された時には、印加された周波数（ＦＶＣＯ）の高調波に応答する。好ましい実施例では、高調波ロック位相検出器は次のように作用する。位相検出器の運転モードが、「モード」制御をハイに設定することによってアクティブになり、かつその基準がＸによって分周される時には、ＰＬＬは基本周波数ＦＶＣＯ／Ｎで基準のスプリアス応答信号と正常な方法でのロックを成し遂げる。

ロックが成し遂げられかつ「モード」がローに設定された後で、位相検出器は高調波ロックモードに切り替えて、基準周波数をＸで分周しない。次に、ＰＬＬは位相検出器がＦＶＣＯ／ＮのＭ次高調波にロックするので、出力周波数を変えない。かくして基準スプリアス信号は係数Ｘによって周波数上で除去され、低雑音特性制限が係数Ｘだけ低下する。好ましい実施例では、ＸとＭの値は等しい。

論理レベル「モード」がローであるならば、セル６０３の出力は電流源６０４を制御する出力になる。このセル６０３はそれ自身によって高調波にロックするが、周波数を制御することはできない。「モード」がハイに設定されるならば、２個のセル６０３及び６０５の周波数制御作用は、第７図に示される位相検出器の特性になる。

位相検出器セル６０３の「ロック零」出力が取り出されるならば、これは送信機へのロックを表示するものとして使用することができ、それはモード選択を自動的に成し遂げるために使用することができる。

「モード」制御信号６３５がローであるならば、ＡＮＤゲート６１３への入力はローになる。この状態は、分周器６０７によってＸで分周されたＦｒｅｔ信号が通過しないように、ＡＮＤゲート６１３がローである出力を生じることを不可能にする。しかしながらインバータ（反転ゲート）６０９はハイ出力を有し、それゆえにＡＮＤゲート６１１は基準発振器１０７からのＦｒｅｌをＡＮＤゲート６１１を経由してＯＲゲート６１５の入力まで渡す。ＯＲゲート６１５の入力はゲート６１３の出力によりローであるので、それは基準発振器を２ステートの高調波ロックセル６０３のＦｔｅＩ入力、（簡単なインバータとして働＜）ＮＯＲゲート６１７の入力、及び２ステートの高調波ロックセル６０５の基準入力に渡す。もし「モード」制御信号６３５がローであるならば、ＡＮＤゲート６２９は閉じてロー出力の状態になり、それによってフリップフロップ６１９のＱ出力からの信号を阻止する。インバータ６２５の出力はノ＼イであり、ゲート６２１をハイにする。ゲート６２１がハイすなわち出力がｔｒｕｅ（真）であるならば、ＮＯＲゲート６２３はｆａｌｓｅ　（偽）である出力を有し、かつセル６０５からの信号を阻止する。しかしながらＡＮＤゲート６２９はローである。ＡＮＤゲート６２９がローであるならば、ＮＯＲゲート６２７はアクティブになって、セル６０３の出力からの信号を通す。ＮＯＲゲー１−６２３はアクティブではなく、かつＮＯＲゲート６２７からの信号を通して反転するためにＮＯＲゲート６３１を働かせる論理的なローを出力する。これは電流源６０４を駆動するために適切な信号を提供する。

電流源６０４はアクティブになる時には電流２ｉ［１を供給するが、ここで１０は下方の電流源６３３の電流である。

下方の電流源６３３の電流は常にアクティブである。このようにして「ロック」が成し遂げられる時には、平均値０を具備する電流の方形波が得られる。それは半周期の間１０だけ立ち上がるパルスであって、かつ平均電流０を生じる残り半周期の間は１０だけ立ち下がるパルスになる。

「モード」制御線６３５が）１イにされると、ＡＮＤゲート６１３はイネーブルとされ、この結果、分周器６０７のＸ除算出力が分周されたＦ　ｒ！ｆをＯＲゲート６１５の入力に戻る。インバータ６０９はロー出力を有Ｌ、これはＡＮＤゲート６１１をディセーブルにしてロー出力を発生させる。その結果、基準発振器１０７の信号はＸで分周され、かつＯＲゲート６１５を通してセル６０３の基準入力及びＮＯＲゲート６１７の入力に供給される。また、「゛モード」制御がハイであるならば、ＡＮＤゲート６２９はイネーブルとなり、この結果、フリップフロップ６１．９のＱ出力からのデータがＡＮＤゲート６２９を通過する。インバータ６２５の出力がローであり、かくしてフリップ７０ツブ６１９のＱＩ出力からのデータがＮＯＲゲー１−６２１を通過する。かくしてフリップフロップ６１９の両方の制御出力共イネーブルになり、そしてセル６０５またはセル６０３のいずれかのｒＵＰＪ出力のデータが選択され、ＮＯＲゲート６２７またはＮＯＲゲート６２３を介して出力へ通過する。セル６０３及び６０５のロック検出がフリップフロップ６１９によりロックしている位相検出器の出力をループ内に回し、他方、ロックしていない位相検出器の出力をロックさせるので、本モードにおいて該回路はステアリング位相検出器として機能する。

上記システムにおいて、「ロック傘」がハイになるならば、このことはＰＬＬがロックしていないことを意味する。

次にこれは「モード」をハイとして位相検出器を強制的に周波数運転モードにする。また、次に、基準入力はＭで分周するために選択され、送信機は「ロック傘」がローに戻るまでフラグにより停止する。次にＰＬＬはＦ４ＣＯ／Ｎにおいて正常なロックを獲得する。ロックが得られると、「ロック零」はローになる。この結果、モードは高調波ロックに切り替り基準がＭで分周されなくなる。ＰＬＬは、既にロックされているので、位相検出器がモードを変え、かつ周波数の基準が係数Ｍだ１ノジヤンプしても、何ら正味の効果はないセル６０３のような高調波にロックする位相検出器セルは、第８図のブロック図に詳細に示される。高調波ロック位相検出器セルは、位相検出器セルがそれで開始するために望まれる高調波の±πラジアン（または位相検出器によっては±２ πラジアン）以内にならなければ、自らループを望まれる周波数にもっていくことはしない。

高調波ロック位相検出器セルにおいて、基準周波数信号Ｆ「は通常のＤフリップフロップ８０３のクロック入力に印加される。Ｆｒが（通常のＤフリップフロップ８０５のクロック入力に印加される）ｔ４ｃＯより前に立ち上がれば、立ち上がりエツジＦｒとＦ　ＶＣＯとの間の時間差に等しいパルス幅がＵＰ線に現れる。Ｆ　ＶＣＯがＦｒより前に立ち上がれば、いかなるパルスも発生しない。２個のＦｒパルスがその間に起きるＦ　ＶＣＯパルスを伴わないで起きるならば、伝統的なりフリップフロップ８０７のＱ＊零出力ローに下がり、それは次ＡＮＤゲート８１１からのＬＯＣＫ本出力全出力イにする。これは位相検出器の範囲を越えたことを意味する。（または、２個のＦ　ＶＣＯパルスがその間に起きるＦｒパルスを伴わないで起きるならば、通常のＤフリップフロップ８０９のＱ零出力はローに下がり、それはＡＮＤゲート８１１からのＬＯＣＫ零をハイ（こする。

）上述したように、該高調波ロック位相検出器セルは、周波数オフセットか０から２πの範囲の外で位相誤りを起こすのに十分に大きいならば、ループ内で動作しない。第６図の高調波に応答する位相検出器には、そのような２重ステートの２個のセル６０３及び６０５がある。１個のセル６０３が他のセル６０５から１８０度ずれた位相を供給される。かくして１個のセルがその範囲の端に到達すると、ＬＯＣＫ＄信号を用いて今なお範囲内にある他のセルに切り替える。該システムの特性は第７図に示される。

出力　電流要約帯周波数シンセサイザはフィードバックにおいて周波数分周器（１０３）及び周波数逓倍器（４０３）を用いている。

２つの隣接するシンセサイザされたチャネル間の最小分離周波数は逓倍器の乗算比によって分周された基準周波数に等しい。整数と分数の和によって解析することができる周波数分周器（１０３）の分周比はディジタルシーケンスの時間と共に変化し、この結果、最小周波数増分は基準周波数に等しくなる。分周比の分数部はループの実効的な分周比を減少させることによって現在の分周比の大きな変化が起きた時には、逓倍器（４０３）が作用して周波数シンセサイザの非線形性を減少させる。

国際調査報告

Claims

【特許請求の範囲】

１．周波数可変発振器の出力信号を基準信号に位相ロックする周波数シンセサイザであって、可変周波数発振器に結合され、該発振器の出力信号の周波数を分周して分周した信号を生成するための手段、該分周手段に結合され、該周波数分割された信号を逓倍して分周されかつ逓倍された信号を生成するための手段、該周波数逓倍手段に結合され、前記分周されかつ逓倍された信号の位相を基準信号の位相と比較するための手段、を具備する周波数シンセサイザ。
２．更に、前記分周手段が、周波数制御信号に応答して除数の値をプログラム的に選択するための手段を具備する、請求の範囲第１項に記載の周波数シンセサイザ。
３．更に、前記周波数逓倍手段が、乗数の値をプログラム的に選択するための手段を具備する、請求の範囲第１項に記載の周波数シンセサイザ。
４．周波数可変発振器の出力信号を基準信号に位相ロックする周波数シンセサイザであって、可変周波数発振器に結合され、該発振器の出力信号の周波数を分周して分周信号を生成するための手段、前記分周手段に結合され、前記周波数分割された信号を本質的に周波数逓倍し、該周波数分割されかつ逓倍された信号の位格を基準信号の位相と比較するための手段、を具備する周波数シンセサイザ。
５．更に、前記分周手段が、周波数制御信号に応答して除数の値をプログラム的に選択するための手段を具備する請求の範囲第４項に記載の周波数シンセサイザ。
６．前記本質的に周波数逓倍及び周波数比較する手段が、前記基準信号を分周するための手段、モード制御信号にスイッチ的に応答し、該モード制御信号が第一の状態にある時に前記基準信号を前記結合するための手段の出力に結合し、前記モード制御信号が第二の状態にある時に前記周波数分割された基準信号を前記結合手段の出力に結合するための手段、前記モード制御制御信号にスイッチ的に応答し、前記モード制御信号が前記第二の状態にある時に前記本質的に周波数逓倍する手段を駆動しかつ該手段の出力を周波数分割された基準信号の基本周波数と比較し、前記モード制御信号が前記第一の状態にある時に本質的に周波数逓倍する手段を駆動しかつ該手段の出力を前記分周された基準信号の高調波と比較するための手段、を具備する前記請求の範囲第４項に記載の周波数シンセサイザ。
７．周波数可変発振器の出力信号を基準信号に位相ロックする周波数シンセサイザを有する無線送受信機であって、可変周波数発振器の出力信号に関係する周波数の無線周波数信号を送信するための手段、前記可変周波数発振器に結合され、周波数制御信号に応答して選択された除数の値を用いて該発振器の出力を分周して分周した信号を生成するための手段、前記分周手段に結合され、前記周波数分割された信号を周波数逓倍して周波数分割されかつ逓倍された信号を生成するための手段、前記周波数逓倍手段に結合され、前記周波数分割されかつ逓倍された信号の位格を前記基準信号の位相と比較するための手段、を具備する無線送受信機。
８．周波数可変発振器の出力信号を基準信号に位相ロックする周波数シンセサイザを有する無線送受信機であって、可変周波数発振器の出力信号に関係する周波数の無線周波数信号を送信するための手段、前記可変周波数発振器に結合され、該発振器の出力信号周波数を分割して周波数分割した信号を生成するための手段、前記分割手段に結合され、前記周波数分割した信号を本質的に周波数逓倍しかつ前記周波数分割されかつ逓倍された信号を前記基準信号の位相と比較するための手段、を具備する無線送受信機。
９．更に、前記分割手段が、周波数制御信号に応答して除数の値をプログラム的に選択するための手段を具備する請求の範囲第８項に記載の無線送受信機。
１０．さらに、前記本質的に周波数を逓倍しかつ比較するための手段が、前記基準信号を周波数分割するための手段、モード制御信号に対してスイッチ的に応答し、前記モード制御信号が第一の状態にある時に前記基準信号を前記結合手段の出力に結合し、前記モード制御信号が第二の状態にある時に前記周波数分割した基準信号を前記結合手段の出力に結合するための手段、前記モード制御信号に対してスイッチ的に応答し、前記モード制御信号が前記第二の状態にある時に前記本質的に周波数逓倍する手段を駆動しかつ該手段の出力を前記周波数分割された基準信号の基本周波数と比較し、前記モード制御信号が前記第一の状態にある時に、前記本質的に周波数逓倍する手段を駆動し、かつ該手段の出力を前記周波数分割された基準信号の高調波と比較するための手段、を具備する請求の範囲第８項に記載の無線送受信機。
１１．周波数可変発振器の出力信号を基準信号に位相ロックすることによって予め決められた周波数を有する信号をシンセサイズする方法であって、前記可変周波数発振器の出力信号の周波数を分割して周波数分割された信号を生成する段階、前記周波数分割された信号を周波数逓倍して周波数分割されかつ逓倍された信号を生成する段階、前記周波数分割されかつ逓倍された信号の位相を前記基準信号の位相と比較する段階、を具備する方法。
１２．周波数可変発振器の出力信号を基準信号に位相ロックすることによって予め決められた周波数を有する信号をシンセサイズする方法であって、前記可変周波数発振器の出力信号の周波数を分割して周波数分割された信号を生成する段階、前記周波数分割された信号の逓倍周波数を選択し、かつ前記周波数分割されかつ逓倍された信号の位相を前記基準信号の位相と比較する段階、を具備する方法。
１３．更に、前記基準信号を周波数分割するという段階を具備する、請求の範囲第１２項に記載の方法。
１４．前記周波数逓倍を選択しかつ比較する段階が、モード制御信号に応答して、該モード制御信号が第一の状態にある時に前記逓倍周波数を選択しかつ比較する段階の出力として前記基準信号を選択し、前記モード制御信号が第二の状態にある時には前記周波数を逓倍しかつ比較する段階の出力として前記周波数分割された基準信号を結合する段階、、前記モード制御信号に応答して、該モード制御信号が前記第二の状態にある時には周波数乗数を選択する段階を駆動して、周波数分割された基準信号の基本周波数との比較をし、前記モード制御信号が前記第一の状態にある時には前記周波数乗数を選択する段階を駆動しかつ前記周波数分割された基準信号の高調波との比較をする段階を具備する請求の範囲第１３項に記載の方法。