JPS6333739B2 - - Google Patents
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- Publication number
- JPS6333739B2 JPS6333739B2 JP55163151A JP16315180A JPS6333739B2 JP S6333739 B2 JPS6333739 B2 JP S6333739B2 JP 55163151 A JP55163151 A JP 55163151A JP 16315180 A JP16315180 A JP 16315180A JP S6333739 B2 JPS6333739 B2 JP S6333739B2
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- JP
- Japan
- Prior art keywords
- output
- phase
- frequency
- counter
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は入力信号周波数を任意の周波数に変換
するための位相同期回路（以下PLLと称す）に
関するもので、通常ｍ：ｎ（ｍ、ｎは整数）の比
で周波数変換する場合に必要なｍとｎの２つのカ
ウンタの代わりに、１つのカウンタと限定周波数
範囲で発振する電圧制御発振器とその出力より１
つのパルスを選びだすゲート回路とを用いて構成
したものである。
するための位相同期回路（以下PLLと称す）に
関するもので、通常ｍ：ｎ（ｍ、ｎは整数）の比
で周波数変換する場合に必要なｍとｎの２つのカ
ウンタの代わりに、１つのカウンタと限定周波数
範囲で発振する電圧制御発振器とその出力より１
つのパルスを選びだすゲート回路とを用いて構成
したものである。
従来の任意周波数変換用PLLは第１図のよう
な構成であつた。１は周波数fiの入力信号、２は
１／ｍカウンタ、３は位相比較器（以下PSDと
称す）、４はローパスフイルタ（以下LPFと称
す）、５は電圧制御発振器（以下VCOと称す）、
６は１／ｎカウンタ、７は周波数fpの出力信号で
ある。
な構成であつた。１は周波数fiの入力信号、２は
１／ｍカウンタ、３は位相比較器（以下PSDと
称す）、４はローパスフイルタ（以下LPFと称
す）、５は電圧制御発振器（以下VCOと称す）、
６は１／ｎカウンタ、７は周波数fpの出力信号で
ある。
次に動作について説明する。
まず周波数fiの入力信号１は１／ｍカウンタ２
により１／ｍに分周される。一方周波数fpの出力
信号７は１／ｎカウンタ６により１／ｎに分周さ
れる。この両者はPSD３で位相比較され、位相
誤詐が検出されるとその出力はLPF４で平滑さ
れたのち、VCO５に印加され、該VCO５は上記
位相誤差が０になるように出力信号７の位相を制
御する。このように本回路では回路要素３〜６に
より自動位相制御ループを構成しており、その結
果入力信号周波数fiと出力信号周波数fp間には次
式が成立する。
により１／ｍに分周される。一方周波数fpの出力
信号７は１／ｎカウンタ６により１／ｎに分周さ
れる。この両者はPSD３で位相比較され、位相
誤詐が検出されるとその出力はLPF４で平滑さ
れたのち、VCO５に印加され、該VCO５は上記
位相誤差が０になるように出力信号７の位相を制
御する。このように本回路では回路要素３〜６に
より自動位相制御ループを構成しており、その結
果入力信号周波数fiと出力信号周波数fp間には次
式が成立する。
fi×１／ｍ＝fp×１／ｎ
∴fp＝ｎ／ｍfi (1)
この式よりｍとｎを任意の整数とすると、入力
周波数fiは任意の周波数fpに変換できることがわ
かる。
周波数fiは任意の周波数fpに変換できることがわ
かる。
従来の任意周波数変換用PLLにおいては、fi、
fpという２つの異なる周波数のクロツクで１／ｍ
カウンタ、１／ｎカウンタが動作しているため、
この２つのクロツクがすぐ近くに配置された位相
比較器に雑音として飛び込み、位相ジツタを発生
する。また出力周波数を変えるため分周比ｍの値
をm′に変えた場合、位相比較器に大きなステツ
プ入力が入ることになり、PLLの同期が一度は
ずれてしまうという欠点があつた。
fpという２つの異なる周波数のクロツクで１／ｍ
カウンタ、１／ｎカウンタが動作しているため、
この２つのクロツクがすぐ近くに配置された位相
比較器に雑音として飛び込み、位相ジツタを発生
する。また出力周波数を変えるため分周比ｍの値
をm′に変えた場合、位相比較器に大きなステツ
プ入力が入ることになり、PLLの同期が一度は
ずれてしまうという欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、１／ｎカウンタを
単純なゲート回路におきかえて雑音成分の発生を
減少させ、かつVCOの１パルスをゲート回路に
よつて選びだすことにより、入力の大きな位相ス
テツプを等価的にVCOの発振周波数のクロツク
間隔に相当する小さな位相ステツプにおきかえて
大きな位相ステツプ入力に対しロツクオフしない
任意周波数変換用PLLを提供することを目的と
している。
去するためになされたもので、１／ｎカウンタを
単純なゲート回路におきかえて雑音成分の発生を
減少させ、かつVCOの１パルスをゲート回路に
よつて選びだすことにより、入力の大きな位相ス
テツプを等価的にVCOの発振周波数のクロツク
間隔に相当する小さな位相ステツプにおきかえて
大きな位相ステツプ入力に対しロツクオフしない
任意周波数変換用PLLを提供することを目的と
している。
第２図に本発明の一実施例を示す。図において
１〜４，７は第１図と同じものを示し、８は１／
ｍカウンタ２の出力２ａによりトリガされてゲー
トを発生し、このゲートによりVCO５′の出力の
うち適当な位置のパルスを１つ選びだすゲート回
路、５′は限定された周波数範囲内で発振する、
たとえば電圧制御水晶発振器等のVCOである。
１〜４，７は第１図と同じものを示し、８は１／
ｍカウンタ２の出力２ａによりトリガされてゲー
トを発生し、このゲートによりVCO５′の出力の
うち適当な位置のパルスを１つ選びだすゲート回
路、５′は限定された周波数範囲内で発振する、
たとえば電圧制御水晶発振器等のVCOである。
第２図の回路の各部の波形を第３図に示し、第
３図を用いて動作について説明する。
３図を用いて動作について説明する。
まず周波数fiの入力信号１は１／ｍカウンタ２
で１／ｍに分周され、１／ｍカウンタ２の出力２
ａの周波数はfi／ｍとなる。この出力信号２ａを
トリガとして適当な時間（第１図の場合のfp／ｎ
に相当するような時間）にゲート回路８でゲート
８ａを発生する。なお、このゲート８ａは“０”
のとき信号を通過させ、“１”のとき信号の通過
を阻止するゲートである。そしてこのゲート８ａ
によつてVCO５′の出力７よりfp／ｎ分のパルス
を選びだし、ゲート回路８の出力８ｂとして
PSD３へ入力する。
で１／ｍに分周され、１／ｍカウンタ２の出力２
ａの周波数はfi／ｍとなる。この出力信号２ａを
トリガとして適当な時間（第１図の場合のfp／ｎ
に相当するような時間）にゲート回路８でゲート
８ａを発生する。なお、このゲート８ａは“０”
のとき信号を通過させ、“１”のとき信号の通過
を阻止するゲートである。そしてこのゲート８ａ
によつてVCO５′の出力７よりfp／ｎ分のパルス
を選びだし、ゲート回路８の出力８ｂとして
PSD３へ入力する。
この後の動作は従来のものと同一で、PSD３
で出力２ａと８ｂが位相比較され、位相誤差のあ
るときはLPF４で平滑された後、VCO５′の発振
周波数を修正して位相誤差をなくすような自動位
相制御が行なわれる。ただし、ただ１つの違い
は、ゲート８ａの中に出力信号７の２つのパルス
が入らないようVCO５′の発振周波数の変化幅を
限定していることである。
で出力２ａと８ｂが位相比較され、位相誤差のあ
るときはLPF４で平滑された後、VCO５′の発振
周波数を修正して位相誤差をなくすような自動位
相制御が行なわれる。ただし、ただ１つの違い
は、ゲート８ａの中に出力信号７の２つのパルス
が入らないようVCO５′の発振周波数の変化幅を
限定していることである。
ここでｍ：ｎの比を変えるため、ｍをm′に変
化させた場合、１／ｍカウンタ２の出力は周波数
fi／m′の信号２a′になり、その場合のゲート８
a′は第３図ｇのように、またゲート回路８の出力
８b′は第３図ｈのようになる。この場合従来の回
路であると、その位相ステツプは第３図の幅W1
になるが、本発明の場合は、幅W2のようになり
非常に小さなものになる。この効果はｍとｎが近
接している場合に著しい。
化させた場合、１／ｍカウンタ２の出力は周波数
fi／m′の信号２a′になり、その場合のゲート８
a′は第３図ｇのように、またゲート回路８の出力
８b′は第３図ｈのようになる。この場合従来の回
路であると、その位相ステツプは第３図の幅W1
になるが、本発明の場合は、幅W2のようになり
非常に小さなものになる。この効果はｍとｎが近
接している場合に著しい。
以上のように、この発明によれば、従来の１／
ｎカウンタを単純なゲート回路でおきかえて雑音
の発生を減少させるとともに、VCOの１パルス
をゲート回路によつて選び出し入力の大きな位相
ステツプを等価的にVCOの発振周波数のクロツ
ク間隔に相当する小さな位相ステツプに置き換え
るようにしたので、PLLに大きなステツプ入力
が入つても同期はずれを発生しないという大きな
効果が得られ、このようなPLLを２段にしてデ
イジタル移相器を構成する場合等にもスムーズな
移相効果が得られる。
ｎカウンタを単純なゲート回路でおきかえて雑音
の発生を減少させるとともに、VCOの１パルス
をゲート回路によつて選び出し入力の大きな位相
ステツプを等価的にVCOの発振周波数のクロツ
ク間隔に相当する小さな位相ステツプに置き換え
るようにしたので、PLLに大きなステツプ入力
が入つても同期はずれを発生しないという大きな
効果が得られ、このようなPLLを２段にしてデ
イジタル移相器を構成する場合等にもスムーズな
移相効果が得られる。
第１図は従来の任意周波数変換用PLLのブロ
ツク図、第２図は本発明の一実施例によるPLL
のブロツク図、第３図は第２図の動作波形図であ
る。 １……入力信号、２……１／ｍカウンタ、３…
…PSD、４……LPF、５′……VCO、８……ゲー
ト回路。
ツク図、第２図は本発明の一実施例によるPLL
のブロツク図、第３図は第２図の動作波形図であ
る。 １……入力信号、２……１／ｍカウンタ、３…
…PSD、４……LPF、５′……VCO、８……ゲー
ト回路。
Claims (1)
- １ 入力信号を所定分周比で分周するカウンタ
と、このカウンタの出力によりゲートを発生し後
述する電圧制御発振器の出力から１つのパルスを
選び出すゲート回路と、上記カウンタの出力と上
記ゲート回路の出力とを位相比較する位相比較器
と、この位相比較器の出力が入力されるローパス
フイルタと、このローパスフイルタの出力が入力
され限定周波数範囲で発振する電圧制御発振器と
を備えたことを特徴とする任意周波数変換用位相
同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55163151A JPS5787241A (en) | 1980-11-18 | 1980-11-18 | Phase synchronizing circuit for optional frequency conversion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55163151A JPS5787241A (en) | 1980-11-18 | 1980-11-18 | Phase synchronizing circuit for optional frequency conversion |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5787241A JPS5787241A (en) | 1982-05-31 |
| JPS6333739B2 true JPS6333739B2 (ja) | 1988-07-06 |
Family
ID=15768186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55163151A Granted JPS5787241A (en) | 1980-11-18 | 1980-11-18 | Phase synchronizing circuit for optional frequency conversion |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5787241A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105717B2 (ja) * | 1984-02-10 | 1995-11-13 | 株式会社日立製作所 | クロック発生回路 |
| JPS6346013A (ja) * | 1986-08-13 | 1988-02-26 | Sony Corp | フエ−ズロツクドル−プ回路 |
| JP2549431B2 (ja) * | 1989-02-28 | 1996-10-30 | 富士通株式会社 | ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51105751A (en) * | 1975-03-14 | 1976-09-18 | Nippon Electron Optics Lab | Fueizu rotsuku ruupukairo |
-
1980
- 1980-11-18 JP JP55163151A patent/JPS5787241A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5787241A (en) | 1982-05-31 |
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