JPH0450914B2 - - Google Patents

Description

【発明の詳細な説明】

［発明の分野］ 本発明はデータ処理システム用の高速のオン
ザ・フライ式ライン・プリンタに関する。 ［従来技術］ 本発明を適用できる典型例であるライン・プリ
ンタは、案内レール上を摺動する活字列もしくは
可撓性のベルトやバンドのチエーンのように連続
の活字キヤリア上の連続的に移動する活字素子の
組と平行に複数個の印刷ハンマを配列させてい
る。この活字の組に通常含まれる印刷文字は、印
刷ハンマとは異なるピツチで隔離されており、文
字はその連続移動中に走査／副走査（スキヤン／
サブスキヤン）技法に従つて打撃するようサブグ
ループ単位で反復的に整列可能である。米国特許
第3303776号、同第3349695号、同第3629848号及
び同第3899968号などで代表される印刷制御装置
は、データ記憶手段としてPLBと呼ばれる印刷
行バツフア、並びに文字記憶手段としてBIB（或
いは汎用文字組バツフア即ちユニバーサルキヤラ
クタセツトバツフア）と呼ばれるバンドイメージ
バツフアを有する。このPLBには印刷しようと
するデータ行がロードされる。このBIBデータに
は活字バンド上の電子的な文字像として活字素子
データがロードされている。この制御構成の場合
別の活字組を有する活字キヤリアに交換したいと
きはBIB中に記憶されたコード文字を変えるだけ
でよい。印刷の際にはPLBとBIBとが走査され
（即ちアドレスされそして読出され）、各副走査の
整列手順に従い活字キヤリアの移動と同期する走
査回路によつてハンマが選択されアドレスされ
る。PLB及びBIBから各選択時に読出される印
刷データ及び活字データが比較され、その比較結
果が一致したときにその選択されたハンマが発射
される。この走査回路はカウンタやレジスタのよ
うなアドレス手段を含む。それらの中のアドレス
値は１つの印刷副走査の複数個の選択時刻毎に修
正される。そこでアドレスレジスタは、各副走査
の終りの時点で副走査の最後のアドレスと異なり
且つ前の副走査値の開始アドレスとも異なる新し
い開始アドレスに修正される必要がある。従来の
プリンタは各副走査の終りを検知し且つアドレス
の修正を行なうためアドレス解読装置やアドレス
修正装置のような論理回路を使用してきた。
PLBやBIBの夫々のアドレス手段を個別に修正
しなければならないので、論理回路は複雑になつ
てきた。異なる文字ピツチを有する活字キヤリア
を交換したい場合には副走査の数及び副走査のア
ドレス順序も変えなければならないのでそのアド
レスの修正は一層複雑である。本発明では種々の
ピツチをもつ活字キヤリアが交換される場合論理
回路を置換えるためアドレス解読装置や金物配線
したアドレス修正装置やその他の論理回路を用い
る必要なくアドレス修正が行なえる。 ［発明の概要］ 本発明は、各副走査の終りを示す修正制御デー
タとPLB及びBIBのアドレス手段をリセツトす
るためのアドレス修正データとを記憶するプログ
ラム可能なアドレス修正メモリ（アドレス修正値
記憶）手段を用いることによつて、PLB及び
BIBのアドレス手段の開始アドレスを修正できる
アドレス修正手段を設けた走査制御装置を提供す
る。プログラム可能な修正メモリ手段は印刷デー
タ記憶手段と関連づけられていることが望まし
く、そのアドレス手段でアドレス可能である。こ
の修正メモリ手段は好適には制御データ及びアド
レス修正データを副走査フオーマツトと対応する
態様で記憶し、これによつてBIBアドレスレジス
タのためのアドレス修正値が先ず読出され、次に
PLBアドレスレジスタのためのアドレス修正デ
ータが読出される。この修正メモリ手段は更に
BIBアドレス修正値が正が負か示す制御データを
記憶する。これによつて各副走査の開始アドレス
値が正及び負に修正されてもよい。 本発明の実施例によれば、BIBアドレス手段は
開始アドレス値のみを記憶するよう動作し得る第
１のBIBアドレスレジスタ手段を含めて、２つの
アドレスレジスタを含む構成である。第２のBIB
アドレスレジスタ手段が第１のアドレスレジスタ
手段から開始アドレス値を受取るよう結合され、
そしてクロツク制御されるアドレス修正手段に、
下記のＮ値で修正されたアドレス値をBIBに記憶
し且つ与えるために結合される。但しＮ値は副走
査の間にアドレスできる記憶位置の数に依存する
可変数のアドレス値である。 本発明の実施例は更にアドレス修正データ及び
アドレス修正手段によつて生じるオーバーフロー
及びアンダーフローのBIBアドレス値を検知し且
つ調整する手段を与える。オーバーフロー及びア
ンダーフローの検知手段がプログラム可能なレジ
スタ手段を含み、これによつて個々の型の文字組
の大きさに関連する所定のオーバーフロー値やア
ンダーフロー値を記憶することが望ましい。 本発明の実施例は、活字キヤリアが異なる文字
ピツチのものと交換されるとき修正メモリ手段に
記憶されるべき新しい制御データ及びアドレス修
正データを与える。新しいオーバーフロー値及び
アンダーフロー値は、活字キヤリアが、異なる大
きさの文字組やピツチを有するものと交換される
ときオーバーフロー及びアンダーフローのレジス
タ手段に記憶される。 斯して本発明はアドレスの修正を非常に簡単に
する制御構成を与えるとともに高速のプリンタの
ための走査制御に大きな柔軟性を与えることが理
解されたことと思う。本発明は更に異なるピツチ
及び異なる文字組を有する活字キヤリアを交換し
易くするため論理回路を変える必要をなくしてい
る。 ［実施例の詳細な説明］ 本発明を実施するためのプリンタシステムは、
第１図の図式図に示すように、金属活字をもつ連
続的で可撓性のバンド１０と、その真直ぐな部分
の近傍にそれと平行にほぼ一様な間隔で配設され
た電磁的に動作し得る印刷ハンマ１１とを有する
プリンタ機構を含む。活字バンド１０は回転可能
な駆動プーリ１２及び１３によつて支持され、そ
してモータ制御装置１５による一定速度で作動さ
れるモータ１４によつて駆動される。モータ１４
は任意の周知の型のDCモータであつてよい。ま
たモータ制御装置１５は一定のDC電圧をモータ
１４に与える電圧調整器を含んでもよい。文字そ
の他の図形記号等の刻設された活字素子１６がハ
ンマ１１のピツチとは異なる文字ピツチでバンド
１０の廻りに一様な間隔で位置づけられている。
活字バンド１０は交換可能であり、種々の活字バ
ンドは種々の組もしくはグループの文字を有し、
またそのピツチも印刷応用例に合わせて同じピツ
チのものや異なるピツチのものを使用する。文字
１６及びハンマ１１相互間のピツチに差により、
文字はハンマ１１の副走査グループをもつ副走査
グループと整列する。これはバンドが連続的に移
動する間に何回も連続的に繰返して生じる走査及
び副走査の順序に従つて整列する。一回の走査あ
たりの副走査の数及び整列順序は文字１６及び印
刷ハンマ１１のピツチの比に依存する。この走査
及び副走査の動作原理はよく知られているが、そ
の詳細が必要なら米国特許第4275653号公報を参
照されたい。本発明が実施される特定の実施例で
は、25.4mm即ち１インチあたり10個というピツチ
の文字間隔で印刷媒体１８上に記録される１印刷
行の168個の印刷位置に対して168個の印刷ハンマ
を有することができる。活字バンド１０は約3.38
mm（0.133インチ）という文字間隔を有する240個
の同じ文字組が２組配設された合計480個の個別
の文字１６を有していてもよい。この構成では、
活字バンド１０の１回転が480個の走査と1920個
の副走査とを生じることになろう。この構成の場
合の副走査の整列順序は下記の表に示すとおりで
ある。

【表】

【表】 第表から、活字バンド１０の３番目毎の文字
１６に４番目毎のハンマ１１が整列すること、４
回の副走査が１回の走査を含むこと、１回の副走
査あたり42個のハンマ１１が選択されること、そ
して１個の文字が４回の副走査における全てのハ
ンマと整列することが簡単にわかる。またハンマ
１１のための整列順序が４回の副走査毎に繰返
し、また同じ印刷ハンマ１１に対する文字１６の
整列順序が文字組の大きさに比例して240回の走
査毎に繰返すことに気づくであろう。 本発明を説明するための第２の実施例では、交
換可能な第２の活字バンド１０が約4.23mm
（0.167インチ）間隔の384個の文字を夫々192個の
２組の文字組として配設している。これは１回の
印刷走査あたり５回の副走査を与えることにな
る。本発明が実施されるこの第２の実施例の構成
では、活字バンド１０が１回転することで384回
の走査と1920回の副走査が生じることになる。 この構成の場合の副走査順序を下記の表で示
す。

【表】

【表】 第表から、活字バンド１０の３番目毎の文字
１６がハンマ１１の５番目毎の文字と整列するこ
と、５回の副走査が１回の走査を構成すること、
34個のハンマ１１が１回目、３回目及び５回目の
副走査時に選択的されること、そして33個のハン
マが２番目及び４番目の副走査時に選択されるこ
とが明らかである。ハンマ１１の整列順序が５回
の副走査毎に繰返される。文字１６の整列順序は
192回の走査毎に繰返される。 第１図の図式図の印刷制御部は下記の構成を含
む。 PUB１７−−この印刷行バツフアはランダム
アクセス式の読出し／書込み用電子的メモリであ
る。PLB１７は図型記号を表わす２進コード化
信号を記憶する。その記憶順序は図型記号がハン
マ１１の動作による印刷媒体１８上のデータ行中
の各印刷位置に記録されるとき現れる順序であ
る。PLB１７は印刷行の印刷位置と少なくとも
同数の記憶位置を有するが、256バイトの情報を
記憶できる標準市販品のメモリモジユールでよ
い。特定の実施例では、１印刷行に印刷されるべ
き文字の２進コード化信号がPLBの０乃至167の
うちの任意の記憶位置に記憶される事になろう。 BIB１９−−このバンドイメージバツフアはラ
ンダムアクセス方式の読出し／書込み電子メモリ
装置である。BIB１９は、個々の文字１６を表わ
す２進コード化信号を、活字バンド１０に現れる
順序で配列させている。BIB１９には、活字バン
ド１０上の１組の文字１６全体の図形記号と少な
くとも同数の記憶位置がある。交換可能な活字バ
ンドの場合、BIB１９中の記憶位置の数は、交換
可能な１群の活字バンドのうち最大の文字組の中
の個々の文字の数と少くとも等しいことになる。
例えば、480個の刻設文字を含む活字バンドにお
いて文字組のサイズが最大240文字の場合、BIB
１９は256バイトの情報を記憶する標準サイズの
メモリモジユールとなろう。上述の特定の例で
は、４個の副走査をもつ活字バンドならBIB１９
の０乃至239の記憶位置に、また５回の副走査を
もつ活字バンドなら０乃至191の位置に個々の文
字のコード化信号が記憶されることになろう。 CKB２０−−このチエツクバツフアは、PLB
１７と関連して作動されるよう結合されるランダ
ムアクセス方式の電子的な読出し／書込みメモリ
装置である。CKB２０は、印刷ハンマ制御機構
もしくは印刷ハンマ機構の種々の動作をチエツク
するためメモリの中でハンマに対応するアドレス
に書込まれるハンマチエツクビツトを記憶するよ
う印刷中に作動される。本発明の好適な実施例で
は、CKB２０がアドレス修正データをも記憶し
ている。このデータは、印刷モードで動作してい
る際、各副走査の終りに走査回路を修正するため
使用される。この理由からCKB２０には、活字
バンド１０の文字ピツチに関係する副走査の数の
対応する分だけ文字位置の数を超える記憶容量が
ある。第６ｂ図からも分るように、CKB２０は
例えば約3.38mm（0.133インチ）のピツチの４回
の副走査をもつ活字バンドの場合に168乃至175と
いう計８個の余分の記憶位置にアドレス修正デー
タを記憶させている。このアドレス修正データ
は、２進数のBIB修正値が168乃至171の記憶位置
に副走査の順序で配列されたものと、２進数の次
のPLBスタートアドレスが172乃至175の記憶位
置に副走査の順序で配列されたものとから成る。
約4.24mm（0.167インチ）のピツチの５回の副走
査をもつ活字バンド１０を用いた同じ印刷機構で
は、第７ｂ図からも分るようにCKB２０が、170
乃至179という計10個の余分の記憶位置にアドレ
ス修正データを記憶させている。このアドレス修
正データは、２進数のBIB修正値が170乃至174の
記憶位置に副走査順序で配列されたものと、２進
数の次のPLBスタートアドレスが175乃至179の
記憶位置に副走査順序で配列されたものとから成
る。PLB１７のようにCKB２０も256バイトの記
憶容量をもつ標準サイズのメモリモジユールであ
つてよい。 PCB２１−−この印刷制御バツフアは、ラン
ダムアクセス方式の電子的な読出し／書込みメモ
リ装置であり、PLB１７及びCKB２０と協働し
て作動されるよう結合されている。PCB２１は
印刷動作とハンマの整定などの印刷ハンマの動作
とに関する制御データバイトを記憶する。本発明
の好適な実施例のPCB２１は、印刷モード中、
各副走査の終りに走査回路で使用される修正制御
データをも記憶する。PCBの容量は、活字バン
ド１０の文字ピツチに関係する副走査の数に応じ
て、印刷位置の数を超える記憶容量を有する。第
６ａ図のメモリマツプでわかるように、168個の
印刷位置をもつ印刷機構の、４回の副走査をもつ
活字バンド１０の場合、PCB２１は168乃至171
の計４個の余分の記憶位置に修正制御バイトを記
憶する。この制御バイトのビツト位置６は各副走
査の終りを表示するのに使用される１ビツトであ
る。この修正制御バイトのビツト５の位置は、
CKB２０中の対応するアドレス修正値が正か負
かを表示するのに使用され、その表示結果は下記
で説明する態様で個別にオーバーフローもしくは
アンダーフローの状態をチエツクするのに使用さ
れる。同じ印刷機構が５回の副走査をもつ活字バ
ンドとともに使用される場合、第７ａ図のメモリ
マツプが示すように、PCB２１は170乃至174の
５個の余分の記憶位置に制御バイトを記憶する。
ただしビツト６は各副走査の終りを知らせるのに
使用される１ビツトであり、ビツト５はBIBAC
２３のオーバーフローやアンダーフローを検知す
るのに夫々使用される１ビツトもしくは０ビツト
である。PCB２１も256バイトの記憶容量をもつ
標準サイズのメモリモジユールであつてよい。 この走査回路は印刷行バツフア・アドレス回路
PLBAC２２、バンド・イメージ・バツフア・ア
ドレス回路BIBAC２３及び走査制御兼修正回路
SCC２４を含む。 PLBAC２２はPLB１７及びCKB２０をアドレ
スするようバス２５で接続され、PCB２１をア
ドレスするようバス２６で接続され、ハンマ１１
のハンマ駆動回路５３を選択するようハンマ制御
回路５１にバス５２で接続される。PLBAC２２
は、これによつてPLB１７、CKB２０、PCB２
１およびハンマ制御回路５１を同時にアドレスす
る。PLBAC２２は、ロード・シーケンス時及び
副走査シーケンス時にPLB１７、CKB２０及び
PCB２１の所与の記憶位置を同時にアクセスす
るためアドレス論理兼制御回路を含む。 アドレスバス２７でBIB１９に接続される
BIBAC２３は、ロードシーケンス時や副走査シ
ーケンス時やバンドトラツキングシーケンス時に
BIB１９の全ての記憶位置をアドレスするのに必
要なアドレス論理兼制御回路を全て含む。 SCC２４は、PLBAC２２及びBIBAC２３を条
件づけるための論理回路を含み、また副走査シー
ケンスでPLB１７及びBIB１９を走査するよう
制御回路を切換る。SCC２４は、各副走査の終り
にPLBAC２２でPCB２１から線２１Ａに修正制
御データ信号が読出されるのに応じて、修正サイ
クル制御信号を線２８及び２９で夫々PLBAC２
２及びBIBAC２３に発生するよう動作し得る論
理回路を含む。 同期チエツク回路３０は、走査回路を活字バン
ド１０と同期させ始め、また定期的にその同期を
チエツクする論理回路を含む。同期チエツク回路
３０は、BIBAC２３からBIB１９に発生される
アドレスバス２７のアドレスが基準文字の既知の
アドレスに一致するときがあるが、変換器３２が
活字バンド１０上の基準文字（図示せず）の基準
マークを感知して該変換器３２から線３１上にホ
ームパルス信号が生じるときにそのアドレスの一
致が生じるか比較する。同期チエツク回路３０は
印刷動作の前と、印刷動作中の定期的な時刻に動
作できる。例えば同期チエツク回路３０は、変換
器３２からの線３１上のホームパルス相互間に、
位相同期ループ即ちPLL３４から線３３上に生
じる印刷副走査PSSパルスを所定のカウントまで
計数して、そのカウントのとき即ちバス２７の
BIBアドレスとホームパルスとが同時に生じると
き印刷バンド兼制御回路（PBC）３８への線３
７上にBIS信号即ちバンドが同期しているという
信号を発生する。PSSパルスは、活字バンド１０
上のタイミングマーク（図示せず）を変換器３５
が感知することによつて増幅器４５への線３６上
に生じる走査パルスに応答してPLL３４で発生
される。 PBC３８−−この印刷バンド兼制御回路は、
BIBAC２３及び他の動作を活字バンド１０の運
動と同期させるのに使用される種々の制御信号を
発生する論理回路を含む。基本的には、PBC３
８が副走査リング（図示せず）を含む。これは同
期チエツク回路３０からの線３７上のBIS信号で
付勢されるとき、PLL３４からの線３３上のPSS
パルスに応じて同期的に反復される一連のスター
ト副走査信号を発生する。 インターフエース４１は、外部のデータ処理シ
ステム即ちデータ処理装置と印刷制御装置との間
で伝送されるデータや指令を受取り転送する働ら
きをする電子的な回路や論理装置を含む。インタ
ーフエース４１は、バス４２で受取つた２進コー
ド化印刷データ及び２進コード化文字データをデ
ータバス４３を介して夫々PLB１７及びBIB１
９に転送する。インターフエース４１は更にバス
４２で受取つたアドレス修正データをデータバス
４３を介してCKB２０及びPCB２１に転送する。
データ転送が種々の方法で行なわれるが、ビツト
並列のバイト単位で逐次に行なわれるのが望まし
い。インターフエース４１は、スタートアドレス
及びアドレス修正データをPLBAC２２及び
BIBAC２３に送るとともに、種々の指令をバス
４４を介してPLBAC２２、BIBAC２３、SCC２
４及び同期チエツク回路３０に送る。下記で説明
される種々のロード指令のほか、本発明の一実施
例のインターフエース４１は約3.38mm（0.133イ
ンチ）のピツチ指令をバス４４を介してPLBAC
２２及びBIBAC２３に送り、種々のアドレス修
正子を選択し、これによつて活字バンド１０の
種々の文字ピツチに関する走査手順を変える。 プリンタの制御動作のためのタイミングが従来
方式の外部クロツクにより与えられる。このクロ
ツクは線３９上のクロツクパルスを、インターフ
エース４１、SCC２４、同期チエツク回路３０及
びPBC３８に与え、またSCC２４を介して
PLBAC２２及びBIBAC２３にも与えてPLB１
７及びBIB１９の走査を調時する。タイミングは
又PLB１７、BIB１９、CKB２０、PCB２１の
ためにも外部のクロツクによつて与えられてもよ
い。これらは、外部の指令制御装置で付勢される
とき、これらに組合わされたバツフアに対し内部
で行なわれる読出し／書込み動作を制御する。こ
の内部のクロツクは、集積回路モジユールやパツ
ケージの一部でもよい。そのモジユールやパツケ
ージには、256バイトのメモリ動作に必要な記憶
セル、読出し／書込み駆動回路、入出力データレ
ジスタ及び導体が含まれる。PLB１７、BIB１
９、CKB２０及びPCB２１の走査動作は、変換
器３５から増幅器４５への線３６上の走査パルス
に応答し、位相同期ループ即ちPLL３４で発生
される線３３上のPSSパルスによつて同期され
る。変換器３５は、活字バンド１０上に刻設され
もしくは他の手段で配設されたタイミングマーク
（図示せず）を感知するため活字バンド１０の近
くに位置づけられる。PLL３４で発生されたPSS
パルスの数及びタイミングは活字バンド１０の文
字ピツチに依存し、それと符合する。４回及び５
回の副走査（即ち約3.38mm及び約4.24mmの文字ピ
ツチ）をもつ活字バンドの場合、PLL３４は線
３６上の変換器３５からの各走査パルスに応答し
て線３３上に４個のPSSパルスを発生する。 比較回路４７は、PLBAC２２でPLB１７から
バス４８を介してコード化印刷データ信号が読さ
れるときそれを、BIBAC２３の動作でBIB１９
からバス４９を介して読されたコード化文字信号
と比較する。比較回路４７は、印刷データ及び文
字信号が符合するときハンマ発射制御回路５１へ
線５０で一致信号を発生する。 ハンマ制御回路５１は、比較回路４７からの線
５０上の一致信号に応答して、PLBAC２２によ
るバス５２上のアドレス信号で選択された印刷ハ
ンマ１１を作動する論理回路を含む。 ハンマ駆動回路５３は、ハンマ制御回路５１で
選択され能動化される印刷ハンマ１１に付勢パル
スを与える論理回路及び駆動回路を含む。 ［走査回路及び制御回路］ 上述のように、走査回路及び制御回路は、
PLBAC２２、BIBAC２３及びSCC２４を含む。
本発明によるPLBAC２２は、第２図に示すよう
に、アドレスレジスタAR５５、２進加算器５
６、加算器出力レジスタAOR５７を組合わせた
ものから成る。AR５５はその第１入力D1のとこ
ろでADR５７の出力からバス５８で受取つた複
数ビツト（例えば８ビツト）のアドレス値を記憶
する。AR５５に記憶されたアドレス値は、出力
バス５９を介してPLB１７、CKB２０、PCB２
１及びハンマ制御回路５１をアドレスするためア
ドレスバス２５，２６，５２に与えられる（第１
図も参照のこと）。AR５５に記憶されたアドレ
ス値はバス６０を介して加算器５６のＢ入力にも
フイードバツクされ、そこでそのアドレス値は加
算器５６によるクロツク制御下で修正される。そ
の修正は、加算器５６のＡ入力へOR回路９７か
ら接続されたバス６２上の修正器解読回路６１で
与えられるビツト信号で予め選択された幾つかの
アドレス修正値のうちの１つがそのアドレス値に
加算されることによつて修正される。印刷サイク
ルの動作中、加算器５６のバス６３上の複数ビツ
トの修正済みアドレス値がAND回路６４及びOR
回路６５を介してADR５７のＤ入力に線７０上
の信号でゲートされる。線７０上の信号は、線６
８からOR回路６９を経て与えられる高レベルの
印刷ラツチ信号である。ローデイングサイクルの
動作中、加算器５６からバス６３への修正アドレ
ス値は、AND回路６４を介してAOR５７のＤ入
力にゲートされるが、これはOR回路６９に線７
４で接続されたAND回路７３へ線７１及び７２
で夫々与えられるインターフエース４１からの指
令信号CMD4X及びCSR／Ｗによつてゲートされ
る。PLB１７の中に印刷データをロードするた
めのスタートアドレス値が、インターフエース４
１からのバス４３に対応するバス７５に与えられ
る。このスタートアドレスは、AND回路７６及
びOR回路６５を介してAOR５７のＤ入力へのバ
ス６６上にゲートされるが、このゲート動作はイ
ンバータ回路７７が線７８上に高レベルの信号を
生じることによつてゲートされる。即ちその高レ
ベル信号が生じるのは、線６８上の印刷ラツチ信
号、線７１上のCMD4X信号及び線７２上のCS
Ｒ／Ｗサイクル信号の全てがインターフエース４
１によつて低レベルに切換えられるときである。
スタートアドレス及び修正済みのアドレスの値
は、T6クロツクパルスがAND回路８０を介して
AOR５７のＣ入力にゲートされることにより各
クロツクサイクル毎にAOR５７の中へクロツク
入力される。T6クロツクパルスがゲートされる
のは、ともにSCC２４からの線８１上のBIB修正
サイクル信号か線８４上の比較サイクル信号か、
またはともにインターフエース４１からの線８２
上のレジスタロード指令信号か線８３上のCS
CMD信号かがOR回路を経てAND回路８０に与
えられるときである。 AOR５７からAR５５へのバス５８上のスター
トアドレスや修正済みアドレスはAR５５の中へ
その第１入力D1のところで各クロツクサイクル
毎にクロツクパルスで入力される。このクロツク
パルスは、印刷動作中なら線８６上のT9クロツ
クパルスであり、ロード動作中なら線８７上の
T7クロツクパルスである。このT7クロツクパル
スは、インターフエース４１からの線９０上のロ
ードレジスタ信号によつて、AND回路８８及び
OR回路８９を経てAR５５のC1端子にゲートさ
れる。T9クロツクパルスは、SCC２４から線９
２及び９３でOR回路９４へ夫々比較サイクル信
号かBIB修正サイクル信号かが与えられることに
よつて、AND回路９１及びOR回路８９を経て
AR５５のC1端子にゲートされる。 前述のように、アドレスの修正は加算器５６に
よつて行なわれる。即ちＡ入力で修正子解読回路
６１からのバス６２により受取つた幾つかの選択
されたアドレス修正値のうちの１つを、Ｂ入力で
AR５５からのバス６０により受取つたアドレス
を加算することでアドレスの修正が行なわれる。
修正子解読回路６１は、バス６２中の種々のビツ
ト線を高レベルにする選択された修正子信号を基
本的に発生する。本発明が実施される実施例で
は、第２図に示すような修正子解読回路６１は、
バス６２の中の１ビツト線を高レベルにするイン
バータ９５を含む。即ちインターフエース４１で
低レベルにされている線６８上の印刷ラツチ信号
によつて選択されるときインバータ９５がOR回
路９７への線９６上に＋１信号を発生するのでそ
の１ビツト線が高レベルになる。かくして加算器
５６は、PLB１７、CKB２０及びPCB２１のロ
ード中、各クロツクサイクル毎に単位増分でAR
５５からバス６０へのアドレス値を修正すること
になる。AND回路９８は、線６８上の印刷ラツ
チ信号及び線１００上のピツチ3.38mm信号がイン
ターフエース４１によつてともに高レベルにされ
るときOR回路９７を介して線９９に＋４信号を
発生し、これによつてバス６２のビツト４線を高
レベルにする。印刷中、加算器５６は各クロツク
サイクル毎に４という増分ずつバス６０上のアド
レス値を修正することになる。これによつて
PLBAC２２はテーブルで既に説明した様に副
走査手順に従つてPLB１７、CKB２０及びPCB
２１とハンマ制御回路５１とを走外する。 加算器５６のＡ入力に接続されたバス６２のビ
ツト５の線は、OR回路９７への線１０２上に
AND回路１０１が＋５信号を発生することによ
つて高レベルになる。これが高レベルになるの
は、線６８上の印刷ラツチ信号が高レベルになり
かつ線１００上のピツチ3.38mm信号がインターフ
エース４１で低レベルにされ、これによつて、イ
ンバータ１０３がAND回路１０１へ線１０４で
高レベル信号を与えさせるときである。この場合
の印刷中、加算器５６はAR５５からのバス６０
上のアドレス値を５という増分単位で修正し、こ
れによつてPLBAC２２にPLB１７、CKB２０及
びPCB２１とハンマ制御回路５１とをテーブル
で既に説明した順序に従つて走査させることに
なる。特定の修正子解読回路６１を特定の副走査
シーケンスのために説明したが、他の修正手段が
他のシーケンスのために使用してもよい。例え
ば、インターフエース４１からの種々のアドレス
修正値を活字バンド１０の種々のピツチに従つて
加算器５６に与えるよう記憶できるプログラム可
能なレジスタが修正子解読回路６１の代りに用い
られてもよい。 各副走査の終りに実行されるPLBアドレス修
正のために、AR５５は、既に述べたようにCKB
２０に記憶された修正アドレス値即ち次のPLB
スタートアドレスを受取るようバス１０５に接続
された第２の入力D2を有する。CKB２０からバ
ス１０５に与えられる修正済みPLBアドレス値
はAR５５の中にクロツク入力され、線１０６上
のT5クロツクパルスが、SCC２４からの線１０
８上のPLB修正サイクル信号でC2入力にゲート
されることによつてバス５９及び６０に出力を生
じることになる。 BIBAC２３は、第３図に示すように第１の対
の相互接続されたアドレスレジスタAR１HI１１
０及びARGLO１１１を含む。印刷モードの動作
中の各BIB副走査シーケンス毎にAR１HI１１０
はBIBスタートアドレス値の高次のビツトを記憶
する複数ビツトレジスタであり、AR１LO１１
１はその低次のビツトを記憶する複数ビツトレジ
スタである。BIBAC２３は、第４図にも示すよ
うに、第２の対のアドレスレニスタAR２HI１１
９及びAR２LO１２０を含む。これらもロード
動作及び印刷動作中にBIB１９を走査するための
修正済みアドレスとともにAR１HI１１０及び
AR１LO１１１に記憶されたスタートアドレス
の夫々高次のビツト及び低次のビツトを記憶する
複数ビツトのレジスタである。AR１HI１１０中
のアドレス値は、出力バス１２１からコネクタ・
バス１２２を介してAND回路１２３に与えられ
る（第４図参照）。AR１LO１１１中のアドレス
値は、出力バス１２４からコネクタ・バス１２５
を介してAND回路１２６に与えられる（第４図
参照）。コネクタバス１２２上のスタートアドレ
ス値の高次のビツトは、AND回路１２３及びOR
回路１２７を経てAR２HI１１９にゲートされ
る。即ちインターフエース４１から線１２９に低
レベルの比較サイクル信号として入りインバータ
１３０で高レベルにされた信号と、線１２８上の
T3クロツクパルスとによつてその高次のビツト
がゲートされる。バス１２５上のAR１LO１１
１からのスタートアドレスの低次のビツトは、
AND回路１２６およびOR回路１３１を介して
AR２LO１２０にゲートされる。すなわち線１
２９上の低レベルの比較サイクル信号と線１３２
上のT3クロツク信号とでその低次のビツトがゲ
ートされる。AR２HI１１９及びAR２LO１２０
はバス１３３及び１３４によつてバス２７に一緒
になり、BIB１９をアドレスするとともに加算器
１３５のＡ入力に与えられる。そのＢ入力にはバ
ス１３６でアドレス修正値が与えられ、加算器１
３５で合計され、これによつて修正アドレス値を
出力する。修正アドレス値が加算器１３５によつ
て出力バス１３７に与えられ、AND回路１３８
を介してAOR１３９の中に記憶するようゲート
される。これがゲートされるのは、SCC２４から
線１４０で与えられる比較サイクル信号がOR回
路１４１を経て線１４２に与えられるか又は線１
４４で与えられるBIB修正サイクルパルスがOR
回路１４１を経て線１４２に与えられるかし、か
つ線１４３にT5クロツクパルスが与えられると
きである。AOR１３９中の修正済みのアドレス
の低次ビツトは、フイードバツク・バス１４５で
AND回路１４６及びOR回路１３１を介してAR
２LO１２０にゲートされる。これがゲートされ
るのは、線１４０上の比較サイクル信号か又は線
１４４上のBIB修正サイクル信号がOR回路１４
１を経て線１４７に与えられ、かつ線１４８上に
T7クロツクパルスが与えられるときである。
AOR１３９に記憶される高次ビツトは、フイー
ドバツク・バス１４９でAND回路１５０及びOR
回路１２７を介してAR２HI１１９にゲートされ
る。これがゲートされるのは、線１４０上の比較
サイクル信号か線１４４上のBIB修正サイクル信
号かがOR回路１４１を介して線１５２に与えら
れかつ線１５１にT7クロツクパルスが与えられ
るときである。 加算器１３５のＢ入力にバス１３６を介して与
えられるアドレス修正値は、インターフエース４
１からのバス１５３もしくはバス１５４から与え
られる。図示の活字バンド文字ピツチの実施例の
場合、３という増分でBIBアドレス値を修正する
ためのアドレス修正値３Ｘがバス１５３から与え
られ、線１５５の印刷ラツチ信号によつてAND
回路１５６及びOR回路１５９をゲートされ更に
バス１３６を介して加算器１３５のＢ入力に与え
られる。バス１５４上の単位増分修正値１Ｘは、
AND回路１５８及びOR回路１５９を介してバス
１３６上にゲートされるが、これは線１５５上の
低レベルの印刷ラツチ信号がインバータ１５７で
高レベルにされることによつてゲートされる。 BIBAC２３はまたオーバーフローのアドレス
状態を検知しかつ修正する手段を含む。オーバー
フローのアドレス状態というのは、加算器１３５
で修正され発生されたアドレスがBIB１９のもつ
とも高い使用済みの記憶箇所のアドレスを超える
とき生じる。そして副走査シーケンスでその修正
されたアドレスが低次の値となる必要がある。例
えば、テーブルでわかるように、副走査６０４
で文字番号シーケンスが150から33へ進むという
ようなアドレス値シーケンスでのオーバーフロー
状態が加算器１３５で処理される。またテーブル
からわかるように、副走査４５３のために加算
器１３５で発生されるアドレス値シーケンスはア
ドレスのオーバーフロー状態を生じる。これは検
知され修正される必要がある。基本的には、加算
器１３５で生じる修正アドレス値の高次のビツト
が所定のアドレス値をいつ超えるか調べることに
よつて本装置によるオーバーフロー検知が行なわ
れる。第４図に示すように、このオーバーフロー
検知回路は１対のオーバーフロー・レジスタ
OVRHI１６０及びOVRLO１６１と、比較器１
６２とを含む。OVRHI１６０及びOVRLO１６
１は夫々所定のオーバーフロー値の高次のビツト
及び低次のビツトを記憶する。このオーバーフロ
ー値は、BIB１９中に記憶された文字組のサイズ
に依存する。特定の実施例では16進数コードで表
わしたオーバーフロー値が約3.38mmのピツチの活
字バンドの場合F0であり、また約4.24mmのピツチ
の活字バンドの場合C0である。その適宜のオー
バーフロー値はインターフエース４１からのデー
タバス１６３で受取られ、AND回路１６４を、
線１６５上のオーバーフローレジスタロード指令
と線１６６上のT2クロツク信号とによつてゲー
トされる。OVRHI１６０に記憶された高次のビ
ツトはバス１６７を介して比較器１６２のＢ入力
に与えられる。そしてそれはAOR１３９に記憶
されフイードバツクバス１６８でそのＡ入力に与
えられる高次のビツトと比較される。比較器１６
２のＡ入力及びＢ入力の値が等しいとき、比較器
１６２は線１６９上にオーバーフロー信号を発生
する。この信号は線１７０上にある比較サイクル
信号によつてAND回路１７１のところをゲート
され、更にAND回路１７３のところをゲートさ
れる。その信号は、OVRLO１６１からのバス１
７４上のオーバーフローアドレス値の低次のビツ
トをAND回路１７６へのバス１７５にゲートす
る。そのオーバーフローアドレス値の低次のビツ
トは更に線１２９上の比較サイクル信号および線
１７７上のT8クロツクパルスによつてAND回路
１７６及びOR回路１２７をゲートされAR２HI
１１９に記憶される。 前述のとおり、BIBAC２３のアドレス修正は
各副走査の終りに実行される。本発明が実施され
る場合好適な態様では、印刷動作中に各副走査の
ためのスタートアドレス値を記憶している第１の
対のアドレスレジスタAR１HI１１０及びAR１
LO１１１のアドレス値を修正することによつて
アドレスが修正される。第２の対のアドレスレジ
スタAR２HI１１９及びAR２LO１２０はBIB１
９の走査を行なうため印刷中に修正される。第５
図に示すように、アドレス修正手段はＡ、Ｂの両
入力と、加算器出力レジスタAOR１８２へのバ
ス１８１につながる出力とをもつ加算器１８０を
含む。修正の場合第３図に示すようにAR１HI１
１０及びAR１LO１１１中のために記憶され保
持されていてバス１２１及び１２４で夫々与えら
れるスタートアドレス値即ち各副走査のスタート
アドレスは、BIB修正サイクル信号がSCC２４か
ら線１８４を経てOR回路１７８に与えられるこ
とによつてAND回路１８３をゲートされ、バス
１８５から第５図の加算器１８０のＡ入力に与え
られる。PLBAC２２の動作によつてCKB２０か
らバス１８６上に読出されるアドレス修正値は、
線１８８上のSCC２４からのBIB修正サイクル信
号によつてAND回路１８７をゲートされ、OR回
路１８９を経て加算器１８０のＢ入力に与えら
れ、そのＡ入力のところのBIBアドレス値と加算
される。加算器１８０からバス１８１上への修正
されたアドレス値は、AOR１８２の中に線１９
０上のT4クロツクパルスによつてクロツク入力
される。尚T4クロツクパルスは、線１９２上の
BIB修正サイクル信号によつてAND回路１９１
を経てゲートされる。AOR１８２からバス１９
４上に与えられる修正アドレス値の高次ビツト及
び低次ビツトは、線１９２上からOR回路１９３
を経たBIB修正サイクル信号と線１９５上のT5
クロツクパルスとによつてAND回路１９６をゲ
ートされ、フイードバツク・バス１９７及び１９
８に与えられ、更に第３図のOR回路１１６及び
１１８を経てAR１HI１１０及びAR１LO１１１
に入力され次の副走査の終りまで記憶される。 各副走査の終りにアドレス修正を行なう間に、
その修正されるアドレス値は、BIB１９の最後に
使用されたアドレス位置を超えるアドレス値にセ
ツトされるかもしれないが、無効である。このよ
うな状況は、その前の副走査のスタートアドレス
がBIB１９の最初のアドレスもしくは最後の有効
なアドレスの付近にある場合にそのスタートアド
レスに正及び負のアドレス修正値を加算器１８２
で加算する結果生じる。かくしてオーバーフロー
やアンダーフローの状況が得られることになろ
う。約3.38mmのピツチの活字バンドの場合のアド
レス修正シーケンスは、第６図に見られるよう
に、＋１、＋１、＋１、−２といつた一連に副走査の
ための修正値シーケンスを有する。約4.24mmのピ
ツチの活字バンドの場合は、その修正値シーケン
スは第６図に示すように＋２、−１、＋２、−１、−
１である。従つて、AR１HI１１０及びAR１LO
１１１の中の前のスタートアドレスを修正するの
に使用される各修正値の場合、各副走査の終りに
加算器１８２で発生される修正アドレスは、その
修正アドレス値にオーバーフローやアンダーフロ
ーの状態を生じるかもしれない。本実施例によれ
ば、BIBAC２３は、AR１HI１１０及びAR１
LO１１１に記憶されるオーバーフロー及びアン
ダーフローの両方のアドレス値を検知し調整する
手段を含む。第３図のオーバーフロー検知回路
は、オーバーフローレジスタOVRLO２０４及び
オーバーフローレジスタOVRHI２０５、及び比
較器２０６を含む。OVRLO２０４及びOVRHI
２０５は、インターフエース４１によりデータバ
ス４４に与えられる所定のオーバーフローアドレ
ス値の夫々低次のビツト及び高次のビツトを記憶
するようプログラムされていて、線２０８上のオ
ーバーフローレジスタロード指令及び線２０９上
のT3クロツクパルスによつてAND回路２０７を
ゲートされる。約3.38mmの活字バンド１０に合う
オーバーフロー値の例は240である。従つて16進
数のＦ及び０がOVRHI２０５及びOVRLO２０
４の夫々に記憶されることになろう。約4.24mmの
ピツチの活字バンド１０の場合、オーバーフロー
値は16進数のC0になるであろう。比較器２０６
は、そのＡ入力にOVRHI２０５からバス２１０
を介して与えられたオーバーフローアドレス値の
高次のビツトを、そのＢ入力にAOR１８２から
バス２１１を介して与えられた修正アドレス値の
高次のビツトと比較する。尚その修正アドレス値
はAR１HI１１０にも記憶されている。比較器２
０６のＡ入力及びＢ入力の値が等しいとき、比較
器２０６はその出力線２１２によりAND回路２
１３へ一致信号を発生する。線２１２上のこの一
致信号は、SCC２４から線２１４及びOR回路２
１５を経て与えられるBIB修正サイクル信号と
PCB２３からの線２１６上のビツト５信号と線
２１７上のT6クロツク信号とともに、OVRLO
２０４中の低次のビツトをバス２１９上にゲート
し、OR回路１１６を通してAR１HI１１０に記
憶する。そして更にそこからバス１２１及び１２
２とAR１LO１１１からのバス１２４及び１２
５とにより第４図のAND回路１２３及び１２６
へ線１２８及び１３２上のT3クロツクパルスで
ゲートされ、最終にはBIB１９を走査するための
スタートアドレス値としてAR２HI１１９に記憶
される。 このアンダーフロー検知兼調整回路は、アンダ
ーフローレジスタURHI２２０、アンダーフロー
レジスタURLO２２１及び比較器２２２を含む。
URHI２２０及びURLO２２１は、インターフエ
ース４１からのデータバス４４に供給される所定
のアンダーフローアドレス値がAND回路２２３
を線２２４上のアンダーフローレジスタロード指
令信号と線２２５上のT3クロツクパルスとによ
りゲートされるときその高次のビツトと低次のビ
ツトとを夫々記憶する。約3.38mmのピツチの活字
バンド１０の場合も約4.24mmのピツチの活字バン
ド１０の場合もアンダーフローアドレス値はFF
である。16進数値FEがURHI２２０及びURLO
２２１の約3.38mmのピツチの場合に記憶されよ
う。FBという値が約4.24mmのピツチの場合に記
憶されよう。比較器２２２は、AR１HI１１０に
記憶されていて出力バス１２１及びバス２２６を
経てそのＡ入力に与えられる修正アドレス値の高
次のビツトを、URHI２２０からバス２２７を経
てそのＢ入力に与えられるアダーフローアドレス
値の高次のビツトと比較する。Ａ入力及びＢ入力
の値が等しいとき、比較器２２２はその出力線２
２８に一致信号を発生し、AND回路２２９にそ
れを与える。線２２８上の一致信号は、線２３０
上のBIB修正サイクル信号と、PCB２１から読
出され線２３１に与えられた０ビツト信号から引
出される低レベルのビツト５信号即ちビツト５信
号がインバータ２３２によつて高レベルにされた
ものと、線２３３上のT6クロツクパルスととも
に、URLO２２１からバス２３４を介してAND
回路２２９に与えられる低次のビツトをバス２３
５にゲートする。その低次のビツトはOR回路１
１６を経てAR１HI１１０に記憶され、更のそこ
から第４図のAR２HI１１９へ前述のとおりBIB
１９の次の副走査のため記憶される。 SCC２４は、第８図に示すように、比較サイク
ルラツチ２４０、BIB修正サイクルラツチ２４１
及びPLB修正サイクルラツチ２４２を含む。比
較サイクルラツチ２４０はＳ入力及びＣ入力を有
する。Ｓ入力には、PBC３８から線２４３に与
えられた副走査スタートパルスが、インターフエ
ース４１から線２４５に与えられた印刷ラツチ信
号により、AND回路２４４をゲートされたもの
が入力される。またＣ入力には、線２４６上の
T0クロツクパルスが入力される。比較サイクル
ラツチ２４０は、その付勢時に線２４７へ比較サ
イクル信号を与える、これはPLB１７、BIB１
９、CKB２０及びPCB２１のほかに、前述のと
おりPLBAC２２及びBIBAC２３の種々の回路
（１２９，１４０，１７０，８２，９２等）に与
えられ、これによつてPLB１７、CKB２０、
PCB２１及びBIB１９を作動する際に走査シー
ケンス及びアドレス修正シーケンスを付勢する。 BIB修正サイクルラツチ２４１は、極性（正
負）保持ラツチであるが、Ｄ入力とＣ入力とを有
し、それらで付勢される。Ｄ入力には、線２５０
上の比較サイクル信号が存在することによつて
AND回路２４９をゲートされる線２４８上のビ
ツト６信号が入力される。またＣ入力には、線２
５１上のT2クロツクパルスが入力される。ビツ
ト６信号は、PCB２１、PLB１７及びCKB２０
を走査する間にPCB２１から修正制御バイトを
読出しているPLBAC２２によつて生じ、これに
よつて副走査の終りを知らせる。BIB修正サイク
ルラツチ２４１は、その付勢時に線２５２へBIB
修正サイクル信号を発生する。その線２５２は
PLBAC２２及びBIBAC２３の種々の回路（１
４４，１８４，１８８，１９２，２１４，２３
０，２５７等）に接続され、前述のとおり副走査
の終りのアドレス修正と関連してこれらの回路を
動作させる。線２５２上のBIB修正サイクル信号
は、線２５３を介しOR回路を経て比較サイクル
ラツチ２４０のＲ入力にも与えられ、これによつ
て比較サイクルラツチ２４０をリセツトし、線２
４７上の比較サイクル信号を低レベルにする。こ
のBIB修正サイクル信号は、BIB修正サイクルラ
ツチ２４１が線２５１上の次のT2クロツクパル
スによつてオフに切換られるまでオンのままであ
る。 PLB修正サイクルラツチ２４２は極性保持ラ
ツチであるが、これが付勢されるのは、そのＤ入
力へ線２５２及び２５５を介して与えられるBIB
修正サイクル信号が高レベルであり且つそのＣ入
力へ線２４６上のT0クロツクパルスが生じると
きである。PLB修正サイクルラツチ２４２は、
その付勢的に線２５６上にPLB修正サイクル信
号を発生する。これは第２図の線１０８に接続さ
れていて、AND回路１０７のところでT5クロツ
クパルスをAR５５のC2入力にゲートさせる。こ
のPLB修正サイクル信号は、次のT0クロツクパ
ルスが線２４６に生じるまでオンのままである。 ［動作の詳細な説明］ データの行を印刷する前に、この制御システム
はプロセツサからインターフエース４１を介して
の始動手順で動作される。この始動的の手順は下
記の動作を含む。 (1) バンドモータ１４を始動し、活字バンド１０
上のバンドIDマークを読取る。 (2) 副走査データの適当な終りの点をPCB２１
の中にロードし、且つアドレス修正データを
CKB２０の中にロードする。これは、PCB２
１及びCKB２０のスタートアドレスをPLBAC
２２のAOR５７（第２図参照）の中にインタ
ーフエース４１（第１図も参照）からのバス４
３を介してロードすることによつてなされる。
「１」単位のアドレス修正値が加算器５６のＡ
入力にインターフエース４１から線６８上の低
レベルの印刷ラツチ信号によつて加算器５６の
Ａ入力に与えられる。その後、スタートアドレ
スはPCB２１及びCKB２０を単位増分でアド
レスするため各クロツクサイクル毎に修正さ
れ、第６ａ図、第６ｂ図、第７ａ図及び第７ｂ
図のメモリマツプに示すような適当な記憶箇所
の中に副走査データの終りを記憶する。 (3) BIB１９に文字データをロードする。BIBス
タートアドレス値（例えばＤ）がバス４４を介
し、BIBAC２３のAND回路１１２への線上の
BIBスタートアドレスロード指令によつてAR
１HI１１０及びAR１LO１１１の中にロード
される。そしてそれはAND回路１２３及び１
２６を介し、線１２９上の低レベルの比較サイ
クル信号及び線１２８及び１３２上のクロツク
パルスによつてAR２HI１１９及びAR２LO１
２０へクロツク入力される。AR２HI１１９及
びAR２LO１２０に記憶されたBIBスタートア
ドレスはバス１３３及び１３４を介しコネクタ
バス２７からBIB１９へ直接与えられる。AR
２HI１１９及びAR２LO１２０に記憶された
このBIBスタートアドレスはその後加算器１３
５のＡ力に入れられ、そこでそのＢ入力への
「１Ｘ」単位の修正値によつて各クロツクサイ
クル毎に修正される。即ち線１５４上の「１
Ｘ」修正値は、インターフエース４１から線１
５５で与えられる低レベルの印刷ラツチ信号に
よつてAND回路１５８をゲートされOR回路１
５９を経て加算器１３５のＢ入力に与えられ
る。加算器１３５で修正されたアドレスは
AND回路１３８を経てAOR１３９へ、更に
AR２HI及びAR２LOのレジスタ１１９及び１
２０へクロツク入力される。文字データはイン
ターフエース４１を介しバス４３でBIB１９へ
活字バンド上の文字の順序で逐次に与えられる
が、これは完全な１組の文字組がBIB１９に記
憶されてしまうまでBIBAC２３でアドレスさ
れた一連の各記憶位置にロードされる。 (4) オーバーフロー及びアンダーフローアドレス
値をBIBAC２３の中にロードする。オーバー
フロー及びアンダーフローのアドレス値がイン
ターフエース４１からバス４４を介して与えら
れる。そしてそれは第３図のAND回路２０７
を、線２０８上のインターフエース４１からの
オーバーフローレジスタロード信号と線２０９
上のT3クロツクパルスとによつてゲートされ、
OVRHI２０５及びOVRLO204のレジスタの中
に入力される。アンダーフローデータは、デー
タバス４４からURHI２２０及びURLO２２１
の中に、線２２５上のアンダーフローレジスタ
ロード指令及び線２２４上のT3クロツクパル
スによつてロードされる。アーバーフローデー
タの第２の組が、第４図に示すように、インタ
ーフエース４１から線１６５上へのオーバーフ
ローレジスタロード信号及び線１６６上のT2
クロツクパルスによつてバス１６３から
OVRHI１６０及びOVRLO１６１の中にロー
ドされる。 (5) 基準文字記憶位置のためのBIBスタートアド
レス（例えば０）をAR１HI１１０及びAR１
LO１１１の中にロードする。インターフエー
ス４１によるこの動作は、BIBAC２３が活字
バンド１０と同期する前に行なわれる。 (6) BIBAC２３及びバンド追跡を同期させる。
これは、インターフエース４１が文字組中の文
字数に比較する所定数を同期チエツク回路３０
中のカウンタ（図示せず）の中にロードするこ
とによつて行なわれる。このカウンタは、バン
ドモータ１４が或る速度に達して後変換器３２
から線３１上への第１のホームパルスによつて
付勢される。このカウンタは、その付勢時に、
もう１回ホームパルスを受取るまでPLL３４
から線３３上のPPSパルスをカウントする。そ
してそのカウント状態がスタートアドレスに等
しくなつたならば同期チエツク回路３０により
線３７上にBIS信号が発生される。さもなけれ
ばエラー信号がオペレータの注意を換起するた
め指示される。 バンド追跡モードでは、BIB１９中の基準文字
記憶位置のためのBIBスタートアドレスで開始す
るBIBAC２３が各印刷走査期間に新しいスター
トアドレスを発生する。バンド追跡は、線３７上
のBIS信号がPBC３８中の副走査リング（図示せ
ず）を付勢するのとともに始まる。これは、変換
器３１からの走査パルスで開始されるPLL３４
からのPSSパルスに応答して調時された副走査１
−４スタート同期パルスを発生する。第５図から
わかるように、線２００上のBIS信号は、線１９
９上の低レベルの印刷ラツチ信号とともに
BIBAC２３を付勢する。この付勢は、第３図の
AND回路１８３に線２５７上のバンド追跡信号
を発生することによつて行なわれる。このバンド
追跡信号は、AR１HI１１０及びAR１LO１１１
中のBIBスタートアドレスをバス１８５を介して
加算器１８０にゲートする。加算器１８０ではバ
ス１７２上の単位増分値１Ｘによつてそのスター
トアドレスが修正される。この修正されたアドレ
スは、印刷走査の副走査４までバス１８１上に保
持される。副走査４のT4の時刻にはその修正ア
ドレスがAOR１８２の中にクロツク入力される。
これは、線２５９上のバンド追跡信号とともに、
PBC３８からの線２６０上のSS4スタート信号が
AND回路２６１に与えられ、それが線１９０上
のT4パルスとともにAND回路１９１に与えられ
るときである。このT4の時刻に、AOR１８２中
の修正アドレスの高次のビツトはバス２１１を介
して第３図の比較器２０６に与えられ、そこでオ
ーバーフローか否かチエツクされる。 副走査４のT5の時刻に、バス１９４上の修正
アドレスは、AND回路１９６からバス１９７及
び１９８を介して第３図のAR１HI１１０及び
AR１LO１１１に、更にバス１２１及び１２４
上へフイードバツクされる。第５図のAND回路
１９６には、線２０３上のバンド追跡信号がOR
回路１９３を経たものが、線１９５上のT5クロ
ツクパルスとともに与えられ、これによつて前述
のバス１９４上の修正アドレスがそのAND回路
をゲートされる。T5の時刻には、第３図の線２
５７上にバンド追跡信号があるので、その修正ア
ドレスは、AND回路１８３を介してバス１８５
から第５図の加算器１８０に直ぐにゲートされ
る。そこでその修正アドレスは再び１単位増分の
修正値だけ増加され、バス１８１上に次の印刷走
査まで保持される。T6の時刻に、その修正され
たBIBアドレスは、オーバーフロー状態があれば
その修正を受ける。これは、第５図のバンド追跡
信号が第３図のOR回路２１５を経てAND回路２
１３に、線２１７上のT6クロツクパルスととも
に与えられることによつてなされる。比較器２０
６からの線２１２に一致信号が生じるならば
OVRLO２０４からのバス２１８上のオーバーフ
ロー値の低次のビツトがAR１HI１１０にゲート
され、元の修正アドレスの代りに記憶される。線
２５７上にあつてOR回路１７８に与えられるバ
ンド追跡信号は加算器１８０（第５図）へ直ぐに
ゲートし、これによつて次の副走査のためバス１
８１上に保持されている前に修正されたアドレス
と交換され、修正される。バンド追跡手順は、
BIS信号がオンで且つ印刷ラツチ信号が低レベル
にとどまる限り続く。印刷が終了されるときバン
ド追跡モードが再開される。この場合、バンド追
跡は、BIS信号がオンなので印刷ラツチ信号が低
レベルにあるだけで開始する。この例ではまた、
印刷時のAR１HI１１０及びAR１LO１１１の
BIBスタートアドレスでもつてバンド追跡修正が
開始される。バンド追跡動作中のスタートアドレ
ス修正のための期間として副走査４が使用される
が、印刷走査中の他の副走査期間が選択されても
よい。しかし印刷走査中の最後又はその近くの副
走査が好ましく、そのようにすれば複数の異なる
ピツチをもつ活字バンドに対し共通のタイミング
期間を与えることができる。 スタートアツプ手続に続いて、印刷を開始する
ためプリンタ制御が作動される。印刷時の最初の
ステツプは、プロセツサから（図示せず）バス４
２、インターフエース４１、バス４３を経て
PLB１７に与えられる１行のデータのロード・
ステツプである。PLB１７のロード動作の前に、
インターフエース４１でバス４４に与えられる
PLBスタートアドレスでのPLBAC２２のロード
動作が行なわれる。このスタートアドレスは通常
は第１の記憶位置（即ち位置０）であり、印刷デ
ータはPLBAC２２がPLB１７を単位増分でアド
レスして行くことによつて逐次ロードされる。第
２図に示すように、PLBスタートアドレスは、
バス７５からAOR５７の中に直接にロードされ
る。このPLBスタートアドレスはPLB１７の第
１の記憶位置をアドレスするためにAR５５の中
にクロツク入力され、更にバス６０を介して加算
器５６のＢ入力に与えられる。このPLBスター
トアドレスは、加算器５６のＡ入力へ修正子解読
回路６１から線９６上に与えられる＋１信号によ
つて単位増分で各クロツクサイクル毎に修正され
る。このアドレスは、PLB１７の所望の印刷デ
ータの位置の全てが、記憶しようとするデータで
ロードされるまで各クロツクサイクル毎に修正さ
れる。 ロード動作に続いて印刷サイクルが開始する。
この印刷サイクルは、インターフエース４１が印
刷ラツチ信号を発生し且つPBC３８がSCC２４
にそれを付勢するための副走査スタート信号を発
生することによつて開始する。既に述べたとおり
SCC２４は線２４７に比較サイクル信号を発生す
るが、この信号がPLBAC２２及びBIBAC２３
を付勢してPLB１７、CKB２０、及びBIB１９
をテーブル又はテーブルの整列シーケンスに
従つて走査させる。 副走査のための動作シーケンスを第９ａ図及び
第９ｂ図に示す。そのタイミング図が示すよう
に、バツフアが走査されるＮ個のクロツクサイク
ルの後には２個の余分のクロツクサイクル、Ｎ＋
１及びＮ＋２があり、そのサイクルにおいて
PLBAC２２及びBIBAC２３のためのスタート
アドレスが修正される。その動作の詳細なシーケ
ンスは下記のとおりである。 (1) クロツクサイクル１の直前のクロツクサイク
ルでは（第９ａ図参照）、副走査スタート信号
がT5のときオンになり、１クロツクサイクル
の間オンにとどまる。印刷ラツチ信号はT8の
ときオンになり、印刷完了時にオフに切換られ
るまでオンにとどまる。「バンド、追跡」信号
はそのときオフに切換えられ、印刷ラツチ信号
がオフに切換えられるまでオフのままである。
副走査スタートアドレスは、T3の時刻にAR１
HI１１０及びAR１LO１１１からAR２HI１
１９及びAR２LO１２０の中にロードされて
しまうことになる。 (2) クロツクサイクル１の時刻T0のとき、SCC
２４の比較サイクルラツチ２４０からの比較サ
イクル信号がオンになり、リセツトされるまで
オンにとどまる。比較サイクル信号がオンにな
るとこれはバツフアクロツクを付勢する。
PLBAC２２及びBIBAC２３でアドレスされ
るPLB１７及びBIB１９のメモリ位置を読出
して比較回路４７へ入力するためBIB／PLB
クロツク信号がT0からT2までオンになるとき
PLB／BIB読出し信号もオンになる。PCB／
CKBクロツクは各クロツクサイクル毎に、下
記の各信号とともに読出しや書込みのパルスを
発生するよう動作する。各信号とは即ち
PCB／CKB読出し信号、PCB／CKB書込み信
号、PCB／CKB能動化信号及びPCB／CKBデ
ータレジスタをデータバスへゲートする信号の
ことである。そしてこれによつてPLBAC２２
でアドレスされた共通のメモリ位置で読出し動
作及び書込み動作を行なう。 バンド追跡中のSS4のT3の時点でBIBAC２
３のAR１HI１１０及びAR１LO１１１中にセ
ツトされた副走査スタートアドレスでBIB１９
中の文字データBIBAC２３によつて読出され
る。これはPLB／BIB読出し信号がオンだか
らである。そしてその文字データは、PLBAC
２２のAR５５中に予めセツトされたスタート
アドレス位置で読出されるPLB１７中の印刷
データと比較回路４７で比較され、下記の判断
がなされる。即ちその比較結果が一致していれ
ばハンマ（発射）制御回路５１を付勢する。
PLBAC２２でアドレスされた対応する記憶位
置では、PCB／CKB読出し信号、PCB／CKB
書込み信号、PCB／CKB能動化信号及び
PCB／CKBデータレジスタをデータバスへゲ
ートする信号による読出し／書込み動作中、
PCB２１及びCKB２０が循環される。T5の時
点で、BIBアドレスは加算器１３９により３位
置分増加され、T7の時点でAR２HI１１９及
びAR２LO１２０に記憶され、比較回路１６
２でチエツクされ、もしもオーバーフローが見
つかればT8の時点で修正される。線１００か
ら修正子解読回路６１へのピツチ3.38mm信号が
あるか否かに従つて加算器５６で４もしくは５
のいずれかの増分だけPLBアドレスが増加さ
れ、T6の時点にAOR５７の中にゲートされ、
T8の時点にAR５５の中に記憶される。 (3) この過程はクロツクサイクル２のときも反復
され、その後もクロツクサイクルＮまで各クロ
ツクサイクル毎に反復される。クロツクサイク
ルＮのとき、副走査中のテーブルもしくはテ
ーブルに示す任意の最後のハンマ番号／文字
番号の位置に対応する最後のメモリ位置がアド
レスされ、読出され、比較される。また
PLBAC２２のAR５５中のアドレスが、選択
された量だけ加算器５６によつて修正され、
T6の時点でAOR５７の中にゲートされ、T8の
時点でAR５５中に記憶される。 (4) Ｎ＋１のクロツクサイクルのT0の時点で、
PCB／CKBクロツク信号、PCB／CKB読出し
信号及びPCB／CKB能動化信号がオンになり、
（第６ａ図、第６ｂ図、第７ａ図、もしくは第
７ｂ図参照）正もしくは負のビツト５信号が前
述のとおりBIBAC２３のオーバーフロー回路
に与えられ、ビツト６信号がSCC２４に与えら
れる。元のスタートアドレスの正もしくは負の
修正のためのBIB修正値がCKB２０の対応す
る記憶位置から読出され（第６ａ図、第６ｂ
図、第７ａ図、第７ｂ図参照）、BIBAC２３の
バス１８６に与えられる。T2の時点でオンに
なるSCC２４のBIB修正サイクルラツチ２４１
からの修正サイクルは、加算器１８０の入力Ａ
にBIB副走査スタートアドレスを、またその入
力ＢにCKB２０からのBIB修正値をゲートす
る。加算器１８２からの修正済みBIBスタート
アドレスは、T4の時点でAOR１８２の中にク
ロツク入力され、T5の時点でAR１HI１１０
及びAR１LO１１１中に記憶されたオーバー
フロー値をチエツクされ、比較器２２２でアン
ダーフローをチエツクされ、そしてT6の時点
で任意の検知されたオーバーフロー／アンダー
フロー値が修正される。加算器５６によつて
（４もしくは５のいずれかの増分だけ）修正さ
れたPCB／CKBアドレスは、T6の時点で
AOR５７の中のクロツク入力され、T9の時点
でAR５５のD1の中にクロツク入力され、これ
によつてCKB２０の最後の副走査記憶位置を
アドレスする（第６ｂ図、７ｂ図参照）。 (5) クロツクサイクルＮ＋２のT0の時点で、
PCB／CKB読出し信号及びPCB／CKB能動化
信号がオンであり、PCB／CKBクロツク信号
がオンになるので、CKB２０の次のPLBスタ
ートアドレス（第６ｂ図、第７ｂ図参照）が、
AR５５でアドレスされる記憶位置から読出さ
れ、バス１０５を介してPLBAC２２のAR５
５のD2に与えられる。T0の時点で、SCC２４
のPLB修正サイクルラツチ２４２からのPLB
修正サイクル信号がオンになり、T2の時点で
SCC２４の極性（正負）保持用のBIB修正サイ
クルラツチ２４１が時間切れとなり、BIB修正
サイクル信号がオフになる。比較サイクル信号
とBIB修正サイクル信号の両方がオフになる
と、PLBAC２２のAOR５７からのバス５８上
の修正アドレス値が、そのクロツクサイクルの
残りの期間に、AR５５の中に入力しようとし
ても阻止される。 AR１HI１１０及びAR１LO１１１中の副走査
スタートアドレスは、AR２HI１１９及びAR２
LO１２０の中にゲートされ、これによつて次の
副走査の始めの間、BIB１９をそのスタートアド
レスでアドレスする。T5の時点で、次の副走査
PLBアドレスがAR５５中にゲートされ、これに
よつて次の副走査の始めの間、PLB１７のその
記憶位置をアドレスする。 時間切れのPLB修正サイクル信号を有する
PLB修正サイクルラツチ２４２はT0の時点でオ
フになる。副走査スタート信号がその前のT5の
時点でPBC３８によつてオンに切換えられてし
まつているので、SCC２４の比較サイクルラツチ
２４０からの比較サイクル信号が再びオンにな
り、これによつて第２の副走査のための走査シー
ケンスを、PLB１７、BIB１９、PCB２１及び
CKB２０のアドレスのための次のアドレスシー
ケンスで開始する。各副走査の終りでのアドレス
修正は通常の走査動作の一部として自動的に修正
され、また異なる文字組や異なるピツチの活字バ
ンドを交換することができるよう簡単にプログラ
ムできる。

【図面の簡単な説明】

第１図は、本発明を含むプリンタの図式図であ
る。第２図は、第１図の印刷行バツフアアドレス
部の詳細を示す論理図である。第３図、第４図及
び第５図は、第１図のバンド像バツフアアドレス
部の詳細を示す論理図である。第６ａ図及び第６
ｂは第１図の第１の活字バンドのためのアドレス
修正兼制御データを記憶するためのメモリマツプ
図である。第７ａ図及び第７ｂ図は第２図の文字
ピツチを有する第１図の活字バンドのための第２
のメモリマツプ図である。第８図は、第１図の走
査制御論理部の詳細を示す論理図である。第９ａ
図及び第９ｂ図は、第１図乃至第８図に示す本発
明の動作を説明するためのタイミング図である。 １０……活字バンド、１１……印刷ハンマ、１
６……活字文字、１７……PLB（印刷行バツフ
ア）、１８……印刷媒体、１９……BIB（バンドイ
メージバツフア）、２０……CKB（チエツクバツ
フア）、２１……PCB（印刷制御バツフア）、２２
……PLBAC（印刷行バツフアアドレス回路）、２
３……BIBAC（バンドイメージバツフアアドレス
回路）、２４……SCC（走査制御修正回路）、３２，
３５……変換器、３４……PLL（位相ロツクルー
プ回路）、３８……PBC（印刷バンド制御回路）、
４７……比較回路、５１……ハンマ制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 印刷行上にある一様な間隔の複数個の印刷位
   置に対して連続的に移動し得る、一様な間隔の活
   字文字を含む無端活字キヤリアを設けたラインプ
   リンタ用の制御装置にして、 上記活字文字を上記印刷位置とは、上記活字文
   字が複数の副走査シーケンスで上記印刷位置と整
   列し得る相対的な間隔を有することと、 上記活字文字が上記活字キヤリア上で配列され
   る順序で文字データを記憶する文字記憶手段と、 上記印刷行の上記印刷位置で文字が印刷される
   順序で印刷データを記憶するデータ記憶手段と、 上記印刷位置に対する上記活字文字の移動に応
   答して副走外パルスを生じる手段と、 上記活字文字及び上記印刷位置の上記相対的な
   間隔に依存する副走査シーケンスで上記データ記
   憶手段及び上記文字記憶手段をアドレス動作する
   よう両手段に結合されたアドレス手段と、 上記データ記憶手段及び上記文字記憶手段の副
   走査シーケンスでの上記アドレス動作を制御する
   ため、各副走査の始めに上記アドレス手段を付勢
   するように上記副走査パルスに応答する走査制御
   手段と、 上記アドレス手段のアドレス動作を修正するた
   め、 修正制御データー及びアドレス修正データを含
   み且つ上記アドレス手段によつてアドレス動作さ
   れるよう結合されている修正メモリ手段並びに 該修正メモリ手段中の上記アドレス修正データ
   に従つて各副走査の終りに上記アドレス手段をリ
   セツトするよう且つ上記修正メモリ手段のアドレ
   ス動作も制御するよう上記修正制御データに応答
   する修正制御回路を含み、 該修正制御回路を介して上記修正メモリ手段を
   上記アドレス手段に結合させて成るアドレス修正
   手段と を具備するラインプリンタ用制御装置。