JPS5821967A

JPS5821967A - 電子模写装置における模写信号供給回路

Info

Publication number: JPS5821967A
Application number: JP56119269A
Authority: JP
Inventors: Yoshihiro Hirata; 平田　吉広
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-07-31
Filing date: 1981-07-31
Publication date: 1983-02-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、電子模写装置−例えば、ファクシｌ装置や
プリンタ装置−における模写信号供給回路Ｋｌｌするも
のである。

電子模写装置において、そのプリント機構部に杜、例え
ばサーマルヘッド中電荷媒体などが用いられる。ここで
、サーマルヘッドをブロック単位で駆動して記録処理す
る回路を第１図に示す。

第１図において、１はサーマルヘッド群を示す。

このサーマルヘッド群１は、例えばＡ４列の用紙用とし
ては、１ブロツクにサーマル素子を１２８個含むサーマ
ルヘッドブロック１１．１２．１３．−−−。

Ｉｎ（ｎｓ＋５２７）まで２７個有する。

これらサーマルへラドブロック１１　、１２　、１３　
、−−−＠１ｎｔ）各々から慮、ブロックセレクト用デ
ータを入力するため信号ライン２１，２２，２３．−−
−。

２ｎが導出される。更に１信号ライン２１，２２．２３
゜”　−−ｅ　２　”の先端には夫々ブロックセレクト
用データ入力用の入力端子３１．３２ｅ３３＋　−−”
’＋３ｎが設けられる。

また、サーマルへラドブロック１１　、１２　、１３　
、−−−、ｌｆｉの各々には、サーマ〃素子６４儂に通
じ、画信号データを入力す石丸めの画信号データライン
４１，４２．４Ｌ−−−＄４１１１（ｆｎｓｅ６４）が
導出される。この画信号データライン４１．４２，４３
゜−−−ｅ４ｍの先端の夫々には入力端子５１　、５２
　。

閏、−−−５ｍが設けられる。

このように構成されたサーマルヘッド群ＩＫよりて、例
えは印字を行わんとすると自は以下のようにする。即ち
、入力端子５１．５２．５３．−−−。

５ｍＫ印字すべ自画信号データの１ライン中最初のサー
マルブロック１１が印字すべきデータを与える。

そして、サーマルブロック１１を選択するため、入力端
子３１にアクティブなブロックセレクト用データを与え
る。これによって、サーマルブロック１１に対応する印
字が行なわれる。

更に１サーマルブロック１２，１３，１４．−−−。

１ｍＫも、同様に信号を順次送シ、第１ラインの印字を
終了する。そして、印字用紙を１ライン分搬送して、前
述と同様の動作を行い、更にこれを繰シ返えすことＫよ
ｐ１ページ全体の印字が行なわれる。

このような、プ四ツク単位で記―処１１を行うための１
従来の模写信号供給回路は、第２図の様である。つｔ夛
、ブロックセレクト用デコーダ２と、画信号データラッ
チ囲路３とからなる回路である。

ブーツクセレクト用デコーダ２にはブロックセレクト用
のデータが通過するデータバス４が接続されている。そ
して、例えば、５ビツトのコードがデータバス４を介し
て、ブロックセレクト用デコーダ２に与えられると、２
７ビツトの出力信号にデコードし出力する。

一方、画信号データラッチ回路３には、画信号データが
通過する出力パス４が接続されている。

そして、例えば、８ビツトずつ６４ビツトになるまで画
信号データが、画信号データラッチ回路３に出力バスを
介して蓄えられると、画信号は出力される。

そして、ブロックセレクト用デコーダ２からは、例えば
２７本のラインが蔦び、画信号データラッチ囲路３から
は６４本のラインが延びる。これらのラインは、夫々第
１図の入力端子３１　、３２　、３３　。

−−＋、３ｎと入力端子５１．５２，５３．−−−．５
ｍとく接続される。即ち、ブロックセレクト用デコーダ
２と画信号データラッチ回路３とは、例えばサーマルヘ
ッド等の記録ｉトリクス６に＊続される。

従来は、このように構成することＫよって、印字が可能
とまった。しかし、第２図に示されるような模写信号供
給−路では、パスがスペースを必要とすること及びデコ
ーダが必要なことからノー−ドウエアの構成が複雑とな
る欠点が存在した。

本発明は、このような欠点に鑑みなされたものである。

そして、本発明の目的は、ノ１−ド構成を簡素化した模
写信号供給装置を提供することである。

以下、本発明の実施例を図面を参照して詳しく説明する
。第３図は、本発明の実施例を示すブロック図である。

図において、７，８はシフトレジスタを示す、シフトレ
ジスタ７は、ブロックセレクト用データを格納するため
のもので、例えば、第１図のようなサーマルヘッドに対
しては、その出力端子７１ｅ　７１ｍ　７＠＊　−−−
＊　７ｚｔは２７個６４）、サーマルヘッドなどの配碌
マトリクス６と接続される。

シフトレジスタ８は、−信号データを格納しておく丸め
のものであり、例えば、＃！１図のようなサーマルヘッ
ドに対しては、その出力端子８□、８．。

８ｍ＋−−−ｓ８ｇａは６４個あり、サーマルヘッドな
どの記録マトリクス６と接続される。

以上説明したシフトレジスタ７とシフトレジスタ８とは
、データがシリアルに流れるようＫ１１ｌ絖される。そ
して、シフトレジスタ７にはデータ入力端子９が設けら
れ、シリアルに作られた画信号データ及びブロックセレ
クト用データが入力される。

例えば、第３図に示した模写信号供給回路が第１図のよ
うなサーマルヘッド１を駆動する場合には、シフトレジ
スタ７の出力端子７１は第１図の入力端子３１と接続さ
れ、シフトレジスタフの出力端子７諺は第１図の入力端
千羽と接続され、以下同様に順次接続され、シフトレジ
スタ７の出力端子７ｚ７は第１図の入力端子３ｎと接続
される。更に、シフトレジスタ８の出力端子８□は第１
図の入力端子５１と接続され、シフトレジスタ８の出力
端子８２は第１図の入力端子部と接続され、以下同様に
順次接続され、シフトレジスタ８の出力端子８６４は第
１図の入力端子５ｍと接続される。

このように構成しておき、シフトレジスタ７０データ入
力端子９に、両信号データ及びブロックセレクト用デー
タをシリアルに入力する。ここで、データ入力端子９に
入ゐデータ社、例えに印字すべきデータの１ライン分中
、第１図のサーマルブロックＩＩＫよって印字される画
信号データを入力端子５１側から層成入力端子５ｍまで
シリアルに配列し大ものの後に、第１図のサーマルブロ
ック１１をアクティブとするブロックセレクト用データ
をシリアルに並べたものである。従って、６４ビツト分
の画信号データを順次データ入力端−Ｆ９から、図示せ
ぬクロックによりてシフトして送シ、次にサーマルブロ
ック１１をアクティブとするブロックセレクト用データ
を１ビット送ル１次に２６ビツトのアクティブでないデ
ータを送る。

このようＫして、シフトレジスタ７及びシフトレジスタ
８にデータが満たされたと１！に、シフトレジスタ７、
シフトレジスタ８にデータ出力信号を送〕、データを並
列出力させることによって。

サーマルヘッド１１が駆動される。

以下、サーマルブロック１２．１３．１４．−−−。

−タ入力端子９から入力する。ただ、ブロックを順次指
定するのであるから、シフトレジスタ７には、指定する
ブロックに対応したブロックセレクト用データを格納す
ることは言うまでもない。

このようにして、１ラインが印字されると記録紙を１ラ
イン分搬蓬して上述と同様の動作を行う。

このように本発明によれば、シフトレジスタを用いた結
果、バスが無用とな多構成が簡素化される。更に、シフ
トレジスタ管用いて、デコーダを用いないため、画像信
号転送用のシフトレジスタを流用でき、ハード構成が極
めて部品となる。

尚、実施例においては、シフトレジスタの配置を、ブロ
ックを指定する備を後置したが画信号データを格納する
情を後置してもよい、また、シフトレジスタは２個のよ
うに描いたが、必要なデータを格納する個数必要である
。

【図面の簡単な説明】

第１図はサーマルヘッドのブロック図、絡２図状従来例
のブロック図、第３図伏木発明の実施例のブロック図で
ある。６・・・記録マトリクス、７．８・・・シフトレジスタ
特許出願人　東京芝浦電気株式会社

Claims

【特許請求の範囲】

ブロック単位で記録処理を行う電子模写装置において、
画信号データ及びブロックセレクト用データが１ブロツ
ク分ずつ順次シリアルに供給されるシフトレジスタを設
け、咳シフトレジスタの各段出力信号を模写信号として
出力する電子模写装置における模写信号供給回路。