JPH0451066B2 - - Google Patents
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- Publication number
- JPH0451066B2 JPH0451066B2 JP58039934A JP3993483A JPH0451066B2 JP H0451066 B2 JPH0451066 B2 JP H0451066B2 JP 58039934 A JP58039934 A JP 58039934A JP 3993483 A JP3993483 A JP 3993483A JP H0451066 B2 JPH0451066 B2 JP H0451066B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- semiconductor layer
- impurity density
- high impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/87—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of PN-junction gate FETs
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、静電誘導トランジスタ及びベースが
完全に空乏層で覆われ殆んどパンチスルーしかか
つているバイポーラトランジスタを有する低電
力、高速度で動作する半導体集積回路に関する。
完全に空乏層で覆われ殆んどパンチスルーしかか
つているバイポーラトランジスタを有する低電
力、高速度で動作する半導体集積回路に関する。
高入力インピーダンスであつて次段との直結が
行え、駆動電力を殆ど必要とせず、消費電力が少
なく、しかも高密度化が容易で、不飽和型電流・
電圧特性を示して変換コンダクタンスが大きく、
フアン・アウト数が多くとれ、高速度で動作する
静電誘導トランジスタは、集積回路に極めて適し
ている。倒立型静電誘導トランジスタを含むIIL
相当の回路形式に構成された静電誘導トランジス
タ集積回路は、本願発明者より、例えば特許第
1181984号（特公昭58−11102号）及び特許第
1208034号（特公昭58−38938号）において提案さ
れている。マスク４枚、拡散２回の標準プロセス
で、低電流領域では0.002pJの電力遅延積及び消
費電力100μWで最小遅延時間4nsecが得られてい
る。こうした標準プロセスによる構成ではIILは
殆ど論理動作をまともには行わず、より複雑な構
造、プロセスにより実現されている。標準プロセ
スによる静電誘導トランジスタの集積回路の最小
遅延時間は、これらの代表でもあるVIL
（Vertical Injection Logic）やSSL（Self−
Aligned Super Injection Logic）を越える値を
与えており、電力遅延積ではVILで0.07pJ、SSL
で0.06dpJであることから、1/30以下になつてい
る。ラテラル・バイポーラトランジスタの電流輸
送率が比較的大きくできること、ゲート抵抗を増
加させずにゲート容量を小さくできること、ソー
スよりドレインの面積の大きい倒立型構造におい
ても、静電誘導トランジスタ（以後SITと称す）
はキヤリア流を集束する効果を備えていて変換コ
ンダクタンスが大きいことなどが、こうした良好
な性能の原因である。SITはI2L型の回路形式に
組まれるだけでなく、他の殆どすべての従来型の
回路形式に組むことができる。
行え、駆動電力を殆ど必要とせず、消費電力が少
なく、しかも高密度化が容易で、不飽和型電流・
電圧特性を示して変換コンダクタンスが大きく、
フアン・アウト数が多くとれ、高速度で動作する
静電誘導トランジスタは、集積回路に極めて適し
ている。倒立型静電誘導トランジスタを含むIIL
相当の回路形式に構成された静電誘導トランジス
タ集積回路は、本願発明者より、例えば特許第
1181984号（特公昭58−11102号）及び特許第
1208034号（特公昭58−38938号）において提案さ
れている。マスク４枚、拡散２回の標準プロセス
で、低電流領域では0.002pJの電力遅延積及び消
費電力100μWで最小遅延時間4nsecが得られてい
る。こうした標準プロセスによる構成ではIILは
殆ど論理動作をまともには行わず、より複雑な構
造、プロセスにより実現されている。標準プロセ
スによる静電誘導トランジスタの集積回路の最小
遅延時間は、これらの代表でもあるVIL
（Vertical Injection Logic）やSSL（Self−
Aligned Super Injection Logic）を越える値を
与えており、電力遅延積ではVILで0.07pJ、SSL
で0.06dpJであることから、1/30以下になつてい
る。ラテラル・バイポーラトランジスタの電流輸
送率が比較的大きくできること、ゲート抵抗を増
加させずにゲート容量を小さくできること、ソー
スよりドレインの面積の大きい倒立型構造におい
ても、静電誘導トランジスタ（以後SITと称す）
はキヤリア流を集束する効果を備えていて変換コ
ンダクタンスが大きいことなどが、こうした良好
な性能の原因である。SITはI2L型の回路形式に
組まれるだけでなく、他の殆どすべての従来型の
回路形式に組むことができる。
また、ベースが完全に空乏化し殆どパンチスル
ーしかかつたバイポーラトランジスタ（以後パン
チングスルーBPTと称す）は、殆どSITと同様
の動作を行うことは、特許第1060320号（特公昭
55−50420号）「半導体集積回路」に詳述されてい
る。
ーしかかつたバイポーラトランジスタ（以後パン
チングスルーBPTと称す）は、殆どSITと同様
の動作を行うことは、特許第1060320号（特公昭
55−50420号）「半導体集積回路」に詳述されてい
る。
本発明の目的は、ゲート同士の間隔や不純物密
度分布を調節してノルマリオフ型動作及びノルマ
リオン型動作をするようにSIT及びパンチングス
ルーBPTを組み合せるかあるいは印加電圧の極
性によつて異なる動作するようになしたSITもし
くはパンチングスルーBPTを、同一基板上に構
成し、なおかつ前記ノルマリオフ型トランジスタ
のドレイン領域と、前記ノルマリオン型トランジ
スタのソース領域を前記基板内部に作られた埋め
込み領域を用いることにより共通となし、高集積
化を計つた半導体集積回路を提供することであ
る。
度分布を調節してノルマリオフ型動作及びノルマ
リオン型動作をするようにSIT及びパンチングス
ルーBPTを組み合せるかあるいは印加電圧の極
性によつて異なる動作するようになしたSITもし
くはパンチングスルーBPTを、同一基板上に構
成し、なおかつ前記ノルマリオフ型トランジスタ
のドレイン領域と、前記ノルマリオン型トランジ
スタのソース領域を前記基板内部に作られた埋め
込み領域を用いることにより共通となし、高集積
化を計つた半導体集積回路を提供することであ
る。
以下図面を用いて本発明を詳細に説明する。
第１図は、ノルマリオフ型ｎチヤンネルSITと
ノルマリオン型ｎチヤンネルSITを組み合せた論
理回路構成例である。ａ、ｂ、ｃはそれぞれ、イ
ンバータ回路、２入力のNOR回路、２入力の
NAND回路である。第１図でゲート・ソースが
直結されたSITがノルマリオン型SITであり、入
力Ａ、Ｂの入るSITはノルマリオフ型動作になつ
ている。VDは電源でこの場合は正電圧になつて
いる。第１図ａ、ｂでは、入力信号が低レベルに
ある間は、出力端子は殆ど電源電圧になつている
が、入力信号が高レベルにかわると出力端子電圧
は所定の値まで低下する。第１図ｃでは、Ａ、Ｂ
いずれも高レベルになつたときだけ出力端子電圧
は低レベルにかわる。
ノルマリオン型ｎチヤンネルSITを組み合せた論
理回路構成例である。ａ、ｂ、ｃはそれぞれ、イ
ンバータ回路、２入力のNOR回路、２入力の
NAND回路である。第１図でゲート・ソースが
直結されたSITがノルマリオン型SITであり、入
力Ａ、Ｂの入るSITはノルマリオフ型動作になつ
ている。VDは電源でこの場合は正電圧になつて
いる。第１図ａ、ｂでは、入力信号が低レベルに
ある間は、出力端子は殆ど電源電圧になつている
が、入力信号が高レベルにかわると出力端子電圧
は所定の値まで低下する。第１図ｃでは、Ａ、Ｂ
いずれも高レベルになつたときだけ出力端子電圧
は低レベルにかわる。
例えば、第１図ａのインバータを実現する構造
例を第２図ａ、ｂに示す。
例を第２図ａ、ｂに示す。
第２図でｐ基板７の埋め込み層として設けられ
たn+領域１は、ノルマリオフ型SIT（以後Ｆ−
SITと称す）のドレインであり同時にノルマリオ
ン型SIT（Ｎ−SITと称す）のソースになつてい
る。n-領域２はチヤンネル、n+領域３，５はそ
れぞれＦ−SITのソース、Ｎ−SITのドレイン、
p+領域４，６はＦ−SIT、Ｎ−SITのゲート領域
である。１′，３′，４′，５′はそれぞれの領域の
電極である。８は、SiO2、Si3N4、Al2O3等の絶
縁層、もしくはこれらを複数個組み合せた複合絶
縁層である。第２図ａは、Ｆ−SITのゲート間隔
は狭く、Ｎ−SITのゲート間隔が広い場合の例で
ある。Ｆ−SITのゲート間隔は狭いからチヤンネ
ルは拡散電位だけでゲートから延びる空乏層によ
つて覆われており、チヤンネル中に高い電圧障壁
が生じていて遮断状態にある。Ｎ−SITのゲート
間隔は広く、拡散電位だけではチヤンネルは空乏
層では覆われず、導通状態にある。第２図ｂは、
Ｆ−SIT、Ｎ−SITが同一の構造をしている例で
ある。ゲートのp+領域が例えば拡散などの方法
によつて作られると、第３図のように、表面のゲ
ート間隔がもつとも狭くなるような構造になる。
こういう構造のSITは、ソース・ドレインをどち
らの電極にとるかによつて、Ｎ−SITにもＦ−
SITにもなり得るのである。n+領域３をソースに
したSITはＦ−SITになり、n+領域５をドレイン
にしたSITはＮ−SITとなる。従つて、第１図ａ
と同様にＦ−SIT、Ｎ−SITの直列接続によるイ
ンバータ回路となる。
たn+領域１は、ノルマリオフ型SIT（以後Ｆ−
SITと称す）のドレインであり同時にノルマリオ
ン型SIT（Ｎ−SITと称す）のソースになつてい
る。n-領域２はチヤンネル、n+領域３，５はそ
れぞれＦ−SITのソース、Ｎ−SITのドレイン、
p+領域４，６はＦ−SIT、Ｎ−SITのゲート領域
である。１′，３′，４′，５′はそれぞれの領域の
電極である。８は、SiO2、Si3N4、Al2O3等の絶
縁層、もしくはこれらを複数個組み合せた複合絶
縁層である。第２図ａは、Ｆ−SITのゲート間隔
は狭く、Ｎ−SITのゲート間隔が広い場合の例で
ある。Ｆ−SITのゲート間隔は狭いからチヤンネ
ルは拡散電位だけでゲートから延びる空乏層によ
つて覆われており、チヤンネル中に高い電圧障壁
が生じていて遮断状態にある。Ｎ−SITのゲート
間隔は広く、拡散電位だけではチヤンネルは空乏
層では覆われず、導通状態にある。第２図ｂは、
Ｆ−SIT、Ｎ−SITが同一の構造をしている例で
ある。ゲートのp+領域が例えば拡散などの方法
によつて作られると、第３図のように、表面のゲ
ート間隔がもつとも狭くなるような構造になる。
こういう構造のSITは、ソース・ドレインをどち
らの電極にとるかによつて、Ｎ−SITにもＦ−
SITにもなり得るのである。n+領域３をソースに
したSITはＦ−SITになり、n+領域５をドレイン
にしたSITはＮ−SITとなる。従つて、第１図ａ
と同様にＦ−SIT、Ｎ−SITの直列接続によるイ
ンバータ回路となる。
第３図は、第２図と同様の動作をパンチングス
ルーBPTを用いて行つた場合の断面構造例であ
る。第３図は、チヤンネル領域がp-領域に変わ
つたことを除けば第２図ａと全く同様である。
n+領域１３，１５はそれぞれＦ−パンチングス
ルーBPTのエミツタ、Ｎ−パンチングスルー
BPTのコレクタである。n+領域１１はＦ−パン
チングスルーBPTのコレクタであり、Ｎ−パン
チングスルーBPTのエミツタである。p+領域１
４，１６はそれぞれのベースである。Ｆ−パンチ
ングスルーBPTはチヤンネルが狭く未だ電圧障
壁が残つていて遮断状態であるが、Ｎ−パンチン
グスルーBPTはチヤンネルが広く完全にパンチ
ングスルーして導通状態になつている。
ルーBPTを用いて行つた場合の断面構造例であ
る。第３図は、チヤンネル領域がp-領域に変わ
つたことを除けば第２図ａと全く同様である。
n+領域１３，１５はそれぞれＦ−パンチングス
ルーBPTのエミツタ、Ｎ−パンチングスルー
BPTのコレクタである。n+領域１１はＦ−パン
チングスルーBPTのコレクタであり、Ｎ−パン
チングスルーBPTのエミツタである。p+領域１
４，１６はそれぞれのベースである。Ｆ−パンチ
ングスルーBPTはチヤンネルが狭く未だ電圧障
壁が残つていて遮断状態であるが、Ｎ−パンチン
グスルーBPTはチヤンネルが広く完全にパンチ
ングスルーして導通状態になつている。
本発明の構造は、もちろんこれらに限るわけで
はない。導電型を全く反転したものでもよいし、
ゲートやベースを切り込み領域の側面に設けても
よい。また、ゲートも接合型に限らず、MOS、
MIS、シヨツトキーでもよい。ここで述べた回路
構構成をいれば、すべての論理回路は構成でき
る。
はない。導電型を全く反転したものでもよいし、
ゲートやベースを切り込み領域の側面に設けても
よい。また、ゲートも接合型に限らず、MOS、
MIS、シヨツトキーでもよい。ここで述べた回路
構構成をいれば、すべての論理回路は構成でき
る。
本発明のゲート間隔や不純物密度分布を調節し
て、ノルマリオフとノルマリオン型動作にした
り、印加電圧の極性によつて異なる動作をする
SITやパンチングスルーBPTを同一基板上に構
成し、なおかつノルマリオフ型トランジスタのド
レイン領域とノルマリオン型トランジスタのソー
ス領域を共通の埋め込み層によつて形成した半導
体集積回路は製作が容易でしかも、SITやパンチ
ングスルーBPTの良好な周波数特性を反映して、
低電力で高速度の動作が行え、その上高集積化が
できるので、その工業的価値は極めて高い。
て、ノルマリオフとノルマリオン型動作にした
り、印加電圧の極性によつて異なる動作をする
SITやパンチングスルーBPTを同一基板上に構
成し、なおかつノルマリオフ型トランジスタのド
レイン領域とノルマリオン型トランジスタのソー
ス領域を共通の埋め込み層によつて形成した半導
体集積回路は製作が容易でしかも、SITやパンチ
ングスルーBPTの良好な周波数特性を反映して、
低電力で高速度の動作が行え、その上高集積化が
できるので、その工業的価値は極めて高い。
第１図ａ乃至ｃはSITをいた論理回路構造例、
第２図ａは本発明の断面構造例のゲート間隔を変
えた例、第２図ｂは本発明の断面構造例の印加電
圧の極性で特性が変る例、第３図は本発明の断面
構造例のパンチングスルーBPTのチヤンネル間
隔を変えた例である。
第２図ａは本発明の断面構造例のゲート間隔を変
えた例、第２図ｂは本発明の断面構造例の印加電
圧の極性で特性が変る例、第３図は本発明の断面
構造例のパンチングスルーBPTのチヤンネル間
隔を変えた例である。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板の一主表面に、前記
第１導電型とは異なる第２導電型で低不純物密度
の半導体層を有し、前記半導体基板と前記半導体
層との間に埋め込まれた第２導電型で高不純物密
度の埋め込み領域をドレイン領域となし、前記半
導体層の表面側に形成された第２導電型で高不純
物密度の第１ソース領域と、前記第１ソース領域
を取り囲むように設けられた第１導電型で高不純
物密度の第１ゲート領域と、前記半導体層の一部
からなるチヤンネル領域とから構成されたノルマ
リオフ型静電誘導トランジスタを有し、また、前
記埋め込み領域をソース領域となし、前記半導体
層の表面側に形成された第２導電型で高不純物密
度の第２ドレイン領域と、前記第２ドレイン領域
を取り囲むように設けられ、かつ前記第１ゲート
領域よりもゲート間隔の広い、第１導電型で高不
純物密度の第２ゲート領域と、前記半導体層の一
部からなるチヤンネル領域とから構成されたノル
マリオン型静電誘導トランジスタを有する構造に
おいて、前記ノルマリオフ型静電誘導トランジス
タをドライバトランジスタに、前記ノルマリオン
型静電誘導トランジスタを負荷にしたことを特徴
とする半導体集積回路。 ２ 第１導電型の半導体基板の一主表面に、前記
第１導電型とは異なる第２導電型で低不純物密度
の半導体層を有し、前記半導体基板と前記半導体
層との間に埋め込まれた第２導電型で高不純物密
度の埋め込み領域をドレイン領域となし、前記半
導体層の表面側に形成された第２導電型で高不純
物密度の第１ソース領域と、前記第１ソース領域
を取り囲むように設けられ、かつ深くなるに従つ
て幅が減少する、１導電型で高不純物密度の第１
ゲート領域と、前記半導体層の一部からなるチヤ
ンネル領域とから構成されたノルマリオフ型静電
誘導トランジスタを有し、また、前記埋め込み領
域をソース領域となし、前記半導体層の表面側に
形成された第２導電型で高不純物密度の第２ドレ
イン領域と、前記第２ドレイン領域を取り囲むよ
うに設けられ、かつ前記第１ゲート領域とほぼ同
じゲート間隔で深くなるに従つて幅が減少する、
第１導電型で高不純物密度の第２ゲート領域と、
前記半導体層の一部からなるチヤンネルル領域と
から構成されたノルマリオン型静電誘導トランジ
スタを有する構造において、前記ノルマリオフ型
静電誘導トランジスタをドライバトランジスタ
に、前記ノルマリオン型静電誘導トランジスタを
負荷にしたことを特徴とする半導体集積回路。 ３ 第１導電型の半導体基板の一主表面に、第１
導電型で低不純物密度の半導体層を有し、前記半
導体基板と前記半導体層との間に埋め込まれた前
記第１導電型とは異なる第２導電型で高不純物密
度の埋め込み領域をコレクタ領域となし、前記半
導体層の表面側に形成された第２導電型で高不純
物密度の第１エミツタ領域と、前記第１エミツタ
領域を取り囲むように設けられた第１導電型で高
不純物密度の第１ベース領域と、前記半導体層の
一部からなるチヤンネル領域とから構成されたノ
ルマリオフ型パンチングスルーバイポーラトラン
ジスタを有し、また、前記埋め込み領域をエミツ
タ領域となし、前記半導体層の表面側に形成され
た第２導電型で高不純物密度の第２コレクタ領域
と、前記第２コレクタ領域を取り囲むように設け
られ、かつ前記第１ベース領域よりもベース間隔
の広い、第１導電型で高不純物密度の第２ベース
領域と、前記半導体層の一部からなるチヤンネル
領域とから構成されたノルマリオン型パンチング
スルーバイポーラトランジスタを有する構造にお
いて、前記ノルマリオフ型パンチングスルーバイ
ポーラトランジスタをドライバトランジスタに、
前記ノルマリオン型パンチングスルーバイポーラ
トランジスタを負荷にしたことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039934A JPS58169954A (ja) | 1983-03-10 | 1983-03-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039934A JPS58169954A (ja) | 1983-03-10 | 1983-03-10 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9085577A Division JPS5918871B2 (ja) | 1977-07-28 | 1977-07-28 | 半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020792A Division JPH0618254B2 (ja) | 1992-01-06 | 1992-01-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169954A JPS58169954A (ja) | 1983-10-06 |
| JPH0451066B2 true JPH0451066B2 (ja) | 1992-08-18 |
Family
ID=12566768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58039934A Granted JPS58169954A (ja) | 1983-03-10 | 1983-03-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169954A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5918871B2 (ja) * | 1977-07-28 | 1984-05-01 | 財団法人半導体研究振興会 | 半導体集積回路 |
-
1983
- 1983-03-10 JP JP58039934A patent/JPS58169954A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169954A (ja) | 1983-10-06 |
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