JPS6148267B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、静電誘導トランジスタを有する低電
力、高速度で動作する半導体集積回路に関する。

高入力インピーダンスであつて次段との直結が
行え、駆動電力をほとんど必要とせず、消費電力
が少く、しかも高密度化が容易で、不飽和型電
流・電圧特性を示して変換コンダクタンスが大き
く、フアン・アウト数が多くとれ、高速度で動作
する静電誘導トランジスタは、集積回路にきわめ
て適している。倒立型静電誘導トランジスタを含
むIIL相当の回路形式に構成された静電誘導トラ
ンジスタ集積回路SITLは、本願発明者により、
たとえば特願昭50−146588号（特開昭52−92468
号）及び特願昭51−92467号（特開昭53−18392
号）において提案され、基本回路部の等価回路は
第１図ａのように示され、その構造の一例は第１
図ｂの如くなる。第１図は１入力、２出力の場合
である。

ｐ⁺領域１，２がインジエクタとして動作する
ラテラル・バイポーラトランジスタのエミツタ、
コレクタである。ｐ⁺領域２は同時に倒立型静電
誘導トランジスタのゲートでもある。３は静電誘
導トランジスタのソースで、ｎ⁺基板もしくはｎ⁺
埋め込み領域である。ｎ⁺領域５，５′が静電誘導
トランジスタのドレインである。第１図ｂのよう
な構造のSITLは標準的拡散プロセスによつてマ
スク４枚を用いて製造でき、低電流領域では
0.002pJの電力遅延積及び消費電力230μｗで最少
遅延時間13.8nsecが得られている。こうした標準
プロセスによる構成では従来のIILはほとんど論
理動作をまともには行わず、より複雑な構造、プ
ロセスにより実現されている。標準プロセスによ
る静電誘導トランジスタの集積回路の最小遅延時
間は、これらの代表でもあるVIL（Vertical
Injection Logic）やSSL（Self−Aligned Supur
Injection Logic）に近い値を与えており、電力
遅延積ではVIL（0.07pJ）、SSL（0.06pJ）に比較
して1/30以下になつている。ラテラル・バイポー
ラトランジスタの電流輸送率が比較的大きくでき
ること、ゲート抵抗を増加させずにゲート容量を
小さくできること、ソースよりドレインの面積が
小さい倒立型構造においても、静電誘導トランジ
スタはキヤリア流を集束する効果を備えているた
め変換コンダクタンスが大きいことなどが、こう
した良好な性能の原因である。

一方、バイポーラトランジスタ（以後BPTと
称す）を用いたECL（Emitter Coupled Logic）
に相当する回路形式の静電誘導トランジスタ（以
後SITと称す）を用いたSCL（Source Coupled
Logic）は、特願昭52−5093号（特開昭53−
90774号）「集積回路」に記述されている。ｎチヤ
ンネルSITを用いた２入力のNOR，ORゲートの
基本論理構成例を第２図ａ，ｂに示す。Vref発
生回路を除き、第２図ａでは５個のSIT、ｂでは
６個のSITが使われている。スイツチング動作す
るSITのうち４個のSITのドレインの電位が、電
源電圧に固定されて動作する第２図ｂの構成は、
ドレインの容量が動作速度にまつたく効果を持た
ないため、とくに高速度動作に適している。

第１図、第２図の回路形式では、SITのゲート
にはいずれも順方向電圧が加わるようになつてい
る。ゲートからチヤンネルへの過剰な少数キヤリ
アの注入を抑えて動作させるためには、ゲートに
かけることのできる電圧はたかだか0.6〜0.8V程
度であり、インバータ動作の低レベル、高レベル
間の論理電圧振幅が0.5〜0.6V程度以下に限定さ
れることになる。さらに、ゲートに順方向電圧が
印加されるため、ゲート・ソース間、ゲート・ド
レイン間の静電容量が大きくなり易く動作速度を
遅くする要因になつている。もちろん、LSIのチ
ツプ内などでは残音発生が少なくまた低出力イン
ピーダンス特性を有するSITでは論理振幅は0.2
〜0.3Vもあれば十分であるし、またこの論理振
幅の小ささが高速動作の要因にもなつており、順
方向ゲートバイアス状態でも電極間容量を増加さ
せないよう設計することももちろんできる。しか
し、集積回路においては論理電圧振幅が大きいこ
とが要求される場合も多く、たとえば外部との接
続部（インタフエイス）では、TTL
（Transistor Transistor Logic）レベルの出力を
要求されることが多い。

本発明の目的は、SITのゲートに逆方向電圧が
加わるようになし、論理電圧振幅を大きくし得
る、高速度半導体集積回路を提供することであ
る。

以下図面を用いて本発明を詳細に説明する。

第３図に、SITのゲートが逆方向電圧で動作
し、次段と直結できる基本回路構成例を示す。第
３図は２入力のNOR，ORゲートを同時に含む回
路構成例である。第３図ａは、ｎチヤンネル接合
型SITが３個（T₁，T₂，T₃）、ｐチヤンネル接合
型SITが２個（T₄，T₅）用いられ、正電圧電源Ｖ
_D1と負電圧電源Ｖ_D2が用いられている。他に抵抗
が５個（R₁〜R₅）が組み込まれている。一方、第
３図ｂでは、ｎチヤンネル接合型SIT2個（T₆，
T₇）、ｐチヤンネル接合型SIT2個（T₈，T₉）、抵
抗４個（R₆〜R₉）、正電圧電源Ｖ_D1及び負電圧電
源Ｖ_D2が用いられている。Vref発生回路は図示さ
れていないが、第２図ａの点線で囲まれた部分に
示されるように容易に構成できる。第３図ｂを例
にとつて動作を説明する。たとえば、Ｖ_D1＝＋
5V，Ｖ_D2＝−5Vとする。論理レベルの高レベル
Ｖ_Hを−2V、低レベルＶ_Lを−5Vとする。SIT，
T₆，T₇に入力が入らない場合、すなわち、Ａ，
ＢがいずれもレベルＶ_Lにある場合、T₆，T₇はい
ずれも遮断状態にある。SIT，T₈のゲートは、接
地点電位にあるから、T₈は導通状態にあり、T₉
のVrefはそのとき遮断状態にあるように設定す
る。T₈は導通、T₉は遮断であるから、抵抗値を
所望の値に設定して、NOR出力端子電圧−2V、
OR出力端子電圧−5Vとすることができる。Ａ，
Ｂいずれかもしくは両者に入力があると（Ａまた
はＢもしくは両者がＶ_H＝−2Vになる）、T₆，T₇
のいずれかもしくは両者が導通さ、T₈のゲート
バイアスが正で深くなるから（逆バイアスで深く
なる）、T₈は遮断される。このときT₉が、導通状
態に変るようにVrefは設定されている。このと
きNOR出力端子電圧は−5Vに、OR出力端子電圧
は−2Vに変化する。このように、入力、出力の
電圧値を一致させることができるから、この基本
回路構成のものは次段との直結が行え、この例で
は論理電圧振幅が3V取れている。スイツチング
に寄与するすべてのSITのゲートはすべて逆方向
電圧でのスイツチングになつており、電極間容量
は小さくしかも少数キヤリア注入はまつたく起ら
ないから、SITの高速性がそのまま動作に現われ
てきて、きわめて高速度の動作を行う。第３図ａ
の動作も殆んど同様である。

第３図は基本回路の中にNOR，ORゲートを同
時に含む回路形成になつているが、かならずしも
両者を含むことが常に必要なわけではない。
NORゲート、ORゲートだけの場合の２入力の場
合の基本回路構成例を第４図に示す。Ｔ₁₀，Ｔ₁₁
のドレイン及びＴ₁₂のソースが一定電位に保たれ
ている第４図のNORゲートはとくに高速動作に
適している。第４図の動作は第３図ｂに関する、
前述した記述から容易に類推できる。Ｔ₁₀，Ｔ_1
１，Ｔ₁₃，Ｔ₁₄はｎチヤンネル接合型SIT、Ｔ₁₂，
Ｔ₁₅はｐチヤンネル接合型SIT、Ｒ₁₀〜Ｒ₁₄は抵
抗、Ｖ_D1は正電圧電源、Ｖ_D2は負電圧電源であ
る。

論理電圧レベルを正電圧にするには、たとえば
第５図のように入力側にｐチヤンネル接合型SIT
を出力側にｎチヤンネル接合型SITを配置すれば
よい。Ｔ₁₆，Ｔ₁₇がｐチヤンネル接合型SIT，Ｔ_1
８，Ｔ₁₉はｎチヤンネル接合型SIT，Ｒ₁₅〜Ｒ₁₈は
抵抗である。電圧の正負が反転するが動作は第３
図ｂの場合と殆んど同様であり、たとえばＶ_D1＝
＋5V，Ｖ_D2＝−5Vとすると、Ｖ_H＝＋5V，Ｖ_L＝
＋2Vというように電位設定できる。

第６図に、第３図ｂの構成例の断面図の一部を
示す。ｎ⁺領域１１，２１、ｎ⁺領域１３、ｐ⁺領
域１４，２４はそれぞれT₆，T₇のソース、ドレ
イン、ゲートである。ｎ^-領域１２，２２はそれ
ぞれ、T₆，T₇のチヤンネル部である。ｐ⁺領域１
５、ｐ⁺領域１７，２７、ｎ⁺領域１８，２８はそ
れぞれT₈，T₉のソース、ドレイン、ゲートであ
り、ｐ^-領域１６，２６はそれぞれT₈，T₉のチヤ
ンネル部である。ｎ⁺領域２０は基板もしくはｐ
基板上の埋込み領域でｎ領域１９を介してｎ⁺ド
レイン領域１３に接続しており、電源Ｖ_D1はこの
構成では基板もしくは埋込領域に接続する。P⁺
領域１５と基板もしくは埋込み領域２０の間は深
い逆バイアスとなるから、ｎ領域１９は空乏層と
なり、その容量はきわめて小さくなる。抵抗R₆
〜R₉は表面にポリシリコン等を用いて構成す
る。各領域の不純物密度は、たとえば、ｎ⁺領
域：10¹⁸〜10²¹cm^-3程度、ｎ^-領域：10¹²〜10¹⁵cm^-
３程度、ｎ領域：10¹⁴〜10¹⁶cm^-3程度、p⁺領域：
10¹⁸〜10²¹cm^-3程度、ｐ^-領域：10¹³〜10¹⁵cm^-3程
度である。第３図ｂを構成する例がこれに限らな
いことはもちろんである。基板もしくは埋込み領
域を接地点に取るように構成することももちろん
可能であるし、基板もしくは埋込み領域をＶ_D2の
電位にすることも可能である。

これまで、接合型SITの組み合せによる回路形
式で本発明を説明したが、本発明は、もちろんこ
れに限るものではなく、たとえば、接合型SITと
MOSSITもしくはMOSFETとの組み合せによる
回路形式をとることもできる。第３図ｂと同等の
動作をする回路の例を第７図ａにまたその構造例
を第７図ｂに示す。

Ｔ₁₀，Ｔ₁₁が接合型SITT₁₂，Ｔ₁₃がMOSSIT
（MISSITでももちろんよい）である。動作の様
子は、第３図ｂと殆んど同じである。Ｔ₁₂，Ｔ₁₃
は零ゲートバイアス時すでにチヤンネルに十分な
反転層が生じて導通状態にあるデイプレシヨンモ
ードのトランジスタである。第７図ａの具体的な
構造例を第７図ｂに示す。ｎ⁺基板もしくはｎ⁺埋
込み領域３３がｎチヤンネルSIT、Ｔ₁₀，Ｔ₁₁の
ドレインになつている。ｎ領域３０は、Ｔ₁₀，Ｔ
₁₁の分離領域である。絶縁物分離でもよいことは
もちろんである。ｐ⁺領域５５はＴ₁₂，Ｔ₁₃の共通
のソース領域、ｐ⁺領域５８はＴ₁₂のドレイン領
域である。ｐ^-領域５７は動作状態で完全に空乏
層になつている。４９はSiO₂，Si₃N₄，Al₂O₃な
どの絶縁層もしくは、これらの複合絶縁層であ
る。ｎ領域５６はMOSSITのチヤンネルとなる領
域である。Ｔ₁₃は紙面垂直方向に配置されてい
る。第７図ｂでｎ⁺領域３３を基板とした構造は
埋込み領域を必要とせず製造が容易である。抵抗
Ｒ₁₀〜Ｒ₁₃は表面上にポリシリコンなどで作つた
りあるいは拡散層で作る。第７図はｎチヤンネル
接合型SITとｐチヤンネルMOSSITで構成された
例であるが、ｎチヤンネル接合型SITとｐチヤン
ネルMOSFETの組み合わせによる基本回路構成
例を第８図に示す。Ｔ₁₄，Ｔ₁₅が接合型SIT，Ｔ_1
６，Ｔ₁₇がMOSFET（MISFETでも勿論よい）
である。動作の様子は、第３図ｂと殆んど同じで
ある。Ｔ₁₆，Ｔ₁₇は零ゲートバイアス時すでにチ
ヤンネルに十分な反転層が生じて導通状態にある
デイプレツシヨンモードのトランジスタである。

第７図及び第８図の例で、NORゲートまたは
ORゲートだけを構成できることもまた、第４図
と同様である。また、入力側にMOSSITや
MOSFETを、出力側に接合型SITを配置するこ
ともできる。

本発明の回路形式や構造が、これらに限らない
ことは勿論である。導電型を全く反転したもので
もよいし、入力は２個に限らずいくつでもよい。
電源の供電の仕方ももちろんこれに限らない。た
とえば、第３図、第４図、第７図でドレイン側を
共通の接地点電位にして、ソース側に、ｎチヤン
ネル回路とｐチヤンネル回路にそれぞれ極性の異
なる電源をつないでもよい。

第６図に含まれる倒立型SITの場合、静電誘導
トランジスタの直列抵抗を減少させ、変換コンダ
クタンスを大きくし走行時間を短くして動作速度
を一層速くするために、ソースに突起部を設ける
ことも有効である。このことは、本願発明者提案
に係る特願昭51−143698号（特開昭53−68178
号）に詳述してある。

本発明の基本回路を用いれば、全ての論理回路
は構成できる。

本発明の構造は、これまで公知の結晶成長技
術、拡散技術、イオン打ち込み技術、微細加工技
術、選択拡散、選択エツチング、選択成長、選択
酸化等の技術により製造できる。

本発明の、ｎチヤンネル及びｐチヤンネル接合
型SITを含む基本回路において、それぞれが正及
び負の電源電圧により供電される回路構成、もし
くは接合型SITとMOSSITもしくはMOSFETで
構成されそれぞれが正及び負の符号の異なる電源
で供電される回路構成においては、接合型SITの
ゲートがすべての動作状態に亘つて、順方向電圧
に振り込まれることがなく、論理電圧振幅が大き
く取れ、少数キヤリア蓄積効果がまつたく存在せ
ずしかも高速度の動作が行え、その工業的価値は
きわめて高い。

【図面の簡単な説明】

第１図ａは、I²L型SITLの等価回路、第１図ｂ
は、I²L型SITLの構造図、第２図ａ，ｂはSCL型
SITL、第３図ａ，ｂ、第４図及び第５図乃至第
８図は、本発明の基本回路構成例である。

Claims (1)

1. 【特許請求の範囲】 １ 一方の導電型のチヤンネルと他方の導電型の
   ゲートとを有する接合型静電誘導トランジスタの
   ソース及びドレインのどちらか一方が直接もしく
   は他の素子を介して共通電位に接続され、他方が
   直接もしくは他の素子を介して一方の極性を有す
   る第１の電源より電力を供給されている第１の回
   路を入力回路とし、他方の導電型チヤンネルを有
   する静電誘導トランジスタもしくは絶縁ゲート型
   電界効果トランジスタのソース及びドレインのど
   ちらか一方が直接もしくは他の素子を介して共通
   電位に接続され、他方が直接もしくは他の素子を
   介して他方の極性を有する第２の電源より電力を
   供給されている第２の回路を出力回路としている
   ことを特徴とし、なおかつ、前記第１の回路の出
   力と前記第２回路の入力を結ぶことにより前記各
   トランジスタのそれぞれのゲートに順方向でない
   バイアス電位を与えることを特徴とした回路構成
   を少なくとも一部に持つ半導体集積回路。 ２ 前記他方の導電型チヤンネルを有する静電誘
   導トランジスタが接合型静電誘導トランジスタで
   あることを特徴とする前記特許請求の範囲第１項
   記載の半導体集積回路。 ３ 前記他方の導電型チヤンネルを有する静電誘
   導トランジスタが絶縁ゲート型静電誘導トランジ
   スタであることを特徴とする前記特許請求の範囲
   第１項記載の半導体集積回路。 ４ 前記接合型静電誘導トランジスタのソースな
   いしはドレインが前記他方の導電型チヤンネルを
   有する静電誘導トランジスタもしくは電界効果ト
   ランジスタのゲートに接続されていることを特徴
   とする前記特許請求の範囲第１項記載の半導体集
   積回路。 ５ 前記第１の回路を少なくとも二つ以上有して
   多入力回路とし、回路を構成しているすべての前
   記接合型静電誘導トランジスタのゲートに順方向
   でないバイアスを与えるべく前記第２の回路と接
   続されたことを特徴とする前記特許請求の範囲第
   １項乃至第３項のいずれか１項に記載の半導体集
   積回路。