JPH0451345A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
- Publication number
- JPH0451345A JPH0451345A JP2159866A JP15986690A JPH0451345A JP H0451345 A JPH0451345 A JP H0451345A JP 2159866 A JP2159866 A JP 2159866A JP 15986690 A JP15986690 A JP 15986690A JP H0451345 A JPH0451345 A JP H0451345A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- memory
- microprocessor
- data
- mem
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 95
- 230000005856 abnormality Effects 0.000 abstract description 12
- 238000007689 inspection Methods 0.000 abstract 1
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はパリティチエツク機能を有するマイクロコンピ
ュータシステムに係り、特にマイクロプロセッサがパリ
ティメモリの内容にも独立にアクセスできるようにした
マイクロコンピュータシステムに関するものである。
ュータシステムに係り、特にマイクロプロセッサがパリ
ティメモリの内容にも独立にアクセスできるようにした
マイクロコンピュータシステムに関するものである。
［従来の技術］
一般に、パリティチエツク機能を有するマイクロコンピ
ュータシステムとして、第２図に示すシステム構成のも
のが知られている。このマイクロコンピュータシステム
の主なる構成要素はマイクロプロセッサ＜ＭＰＵ）２０
１、メモリブロック（ＭＥＭ）２０２、これに対応する
パリテイチェッカ・ジェネレータ（ＰＣＧ）２０３、パ
リティメモリ（ＰＭＥＭ）２０４、その他のデバイス（
ＤＥＶ）２０５である。ここで、メモリブロック（ＭＥ
Ｍ）２０２のバス幅は８ビツトである。
ュータシステムとして、第２図に示すシステム構成のも
のが知られている。このマイクロコンピュータシステム
の主なる構成要素はマイクロプロセッサ＜ＭＰＵ）２０
１、メモリブロック（ＭＥＭ）２０２、これに対応する
パリテイチェッカ・ジェネレータ（ＰＣＧ）２０３、パ
リティメモリ（ＰＭＥＭ）２０４、その他のデバイス（
ＤＥＶ）２０５である。ここで、メモリブロック（ＭＥ
Ｍ）２０２のバス幅は８ビツトである。
このマイクロコンピュータシステムのメモリに対するア
クセス動作は通常次の通り行われる。
クセス動作は通常次の通り行われる。
先ず、マイクロプロセッサ２０１がメモリブロック２０
２全域に対し任意のデータを書き込む。
２全域に対し任意のデータを書き込む。
これにより、パリテイチェッカ・ジェネレータ２０３経
由でパリティメモリ２０４全域に各アドレスのメモリブ
ロック２０２対応のパリデイブタか書き込まれる。
由でパリティメモリ２０４全域に各アドレスのメモリブ
ロック２０２対応のパリデイブタか書き込まれる。
次いで、マイクロプロセッサ２０１がメモリブロック２
０２全域に対し読み込み動作をする。この際、パリテイ
チェッカ・ジェネレータ２０３がパリティの検査を行い
、データ化けがあるとパリティエラーがマイクロプロセ
ッサ２０１に通知される。
０２全域に対し読み込み動作をする。この際、パリテイ
チェッカ・ジェネレータ２０３がパリティの検査を行い
、データ化けがあるとパリティエラーがマイクロプロセ
ッサ２０１に通知される。
［発明が解決しようとする課題］
ところか、従来のマイクロコンピュータシステムにあっ
ては、パリティメモリ２０４に異状が発生した場合につ
いての配慮がなされていないにのため、パリデイエラー
発生時、メモリブロック２０２及びパリティメモリ２０
４のどちらに異状が発生したかが全く不明であるという
問題があった。
ては、パリティメモリ２０４に異状が発生した場合につ
いての配慮がなされていないにのため、パリデイエラー
発生時、メモリブロック２０２及びパリティメモリ２０
４のどちらに異状が発生したかが全く不明であるという
問題があった。
本発明の目的は上記課題を解決し、パリティエラー発生
時、メモリブロック、パリティメモリのどちらに異状が
発生したかが検知し得るマイクロコンピュータシステム
を提供することにある。
時、メモリブロック、パリティメモリのどちらに異状が
発生したかが検知し得るマイクロコンピュータシステム
を提供することにある。
［課題を解決するだめの手段］
上記目的を達成するため本発明は、マイクロプロセッサ
と、そのマイクロプロセツサフ−によって任意のデータ
の書込み・読み出し動作が行われるメモリブロックと、
各アドレスの上記メモリブロック対応のパリティデータ
の書込み・読み出し動作が行われるパリティメモリと、
上記マイクロプロセッサが上記メモリブロック全域に対
して読み込み動作をする際その読込みデータと上記パリ
ティデータとを比較してパリティの検査を行い、ブタ化
けがあるとパリティエラーを上記マイクロプロセッサへ
通知するパリティチエッカ・ジェネレタとを有するマイ
クロコンピュータシステムにおいて、上記マイクロプロ
セッサのアクセス信号を上記メモリブロック及び上記パ
リティメモリの両方に出力させると共に上記パリテイチ
ェッカ・ジェネレータを動作さぜるメモリモードと、上
記マイクロプロセッサのアクセス信号を上記パリティメ
モリのみに出力させそのパリティメモリのパリティデー
タを上記マイクロプロセッサへ入出力させると共に上記
パリティチエッカ・ジェネレタの動作を停止させるパリ
ティモードとを選択的に実行させるパリティメモリレジ
スタを備えたらのである。
と、そのマイクロプロセツサフ−によって任意のデータ
の書込み・読み出し動作が行われるメモリブロックと、
各アドレスの上記メモリブロック対応のパリティデータ
の書込み・読み出し動作が行われるパリティメモリと、
上記マイクロプロセッサが上記メモリブロック全域に対
して読み込み動作をする際その読込みデータと上記パリ
ティデータとを比較してパリティの検査を行い、ブタ化
けがあるとパリティエラーを上記マイクロプロセッサへ
通知するパリティチエッカ・ジェネレタとを有するマイ
クロコンピュータシステムにおいて、上記マイクロプロ
セッサのアクセス信号を上記メモリブロック及び上記パ
リティメモリの両方に出力させると共に上記パリテイチ
ェッカ・ジェネレータを動作さぜるメモリモードと、上
記マイクロプロセッサのアクセス信号を上記パリティメ
モリのみに出力させそのパリティメモリのパリティデー
タを上記マイクロプロセッサへ入出力させると共に上記
パリティチエッカ・ジェネレタの動作を停止させるパリ
ティモードとを選択的に実行させるパリティメモリレジ
スタを備えたらのである。
「作用］
メモリモード設定時には、マイクロプロセッサのアクセ
ス信号はメモリブロック及びパリティメモリの両方に出
力される。このとき、メモリブロック全域には任意のデ
ータを書き込まれ、パリティメモリ全域にはパリティチ
エッカ・ジェネレタ経由で各アドレスのメモリブロック
対応のパリティデータが書き込まれる。次いて、マイク
ロプロセッサがメモリブロック全域に対し読み込み動作
をする。この際、パリティチエッカ・ジェネレタがパリ
ティの検査を行い、メモリブロックに異状がありデータ
化けがあるとパリティエラーがマイクロプロセッサに通
知される。
ス信号はメモリブロック及びパリティメモリの両方に出
力される。このとき、メモリブロック全域には任意のデ
ータを書き込まれ、パリティメモリ全域にはパリティチ
エッカ・ジェネレタ経由で各アドレスのメモリブロック
対応のパリティデータが書き込まれる。次いて、マイク
ロプロセッサがメモリブロック全域に対し読み込み動作
をする。この際、パリティチエッカ・ジェネレタがパリ
ティの検査を行い、メモリブロックに異状がありデータ
化けがあるとパリティエラーがマイクロプロセッサに通
知される。
一方、パリティモード設定時には、マイクロプロセッサ
のアクセス信号はパリティメモリだけに出力され、パリ
ティメモリのパリテイデ〜りがマイクロプロセッサのバ
スへ入出力される。この際、パリティメモリに異状があ
ると、マイクロプロセッサが直接これを検知する。
のアクセス信号はパリティメモリだけに出力され、パリ
ティメモリのパリテイデ〜りがマイクロプロセッサのバ
スへ入出力される。この際、パリティメモリに異状があ
ると、マイクロプロセッサが直接これを検知する。
［実施例］
以下、本発明の一実施例を第１図に従って説明する。
図において、１．０１はマイクロプロセッサ（ＭＰＵン
、１０２はマイクロブロセ・ンザ（Ｍ Ｐ Ｕ ）１０
１によって任意のデータの書込み・読み出し動作が行わ
れるメモリブロック（ＭＥＭ）、１０４は各アドレスの
メモリブロック対応のパリティデータの書込み・読み出
し動作が行われるパリティメモリ（ＰＭＢＭ）、１０３
はマイクロプロセッサ（ＭＰＵ）１．０１がメモリブロ
ック（ＭＥＭン］−０２全域に対して読み込み動作をす
る際その読込みデータと上記パリデイプ〜りとを比較し
てパリティの検査を行い、メモリブロックに異状があり
データ化けがあるとパリティエラーを上記マイクロプロ
セッサ（ＭＰＵ）１０１へ通知するパリテイチェッカ・
ジェネレータ（ＰＣＧ）、２０５はその他のデバイス（
ＤＥＶ）である。ここで、メモリブロック＜ＭＥＭ）１
０２のバス幅は８ピツ１へである。
、１０２はマイクロブロセ・ンザ（Ｍ Ｐ Ｕ ）１０
１によって任意のデータの書込み・読み出し動作が行わ
れるメモリブロック（ＭＥＭ）、１０４は各アドレスの
メモリブロック対応のパリティデータの書込み・読み出
し動作が行われるパリティメモリ（ＰＭＢＭ）、１０３
はマイクロプロセッサ（ＭＰＵ）１．０１がメモリブロ
ック（ＭＥＭン］−０２全域に対して読み込み動作をす
る際その読込みデータと上記パリデイプ〜りとを比較し
てパリティの検査を行い、メモリブロックに異状があり
データ化けがあるとパリティエラーを上記マイクロプロ
セッサ（ＭＰＵ）１０１へ通知するパリテイチェッカ・
ジェネレータ（ＰＣＧ）、２０５はその他のデバイス（
ＤＥＶ）である。ここで、メモリブロック＜ＭＥＭ）１
０２のバス幅は８ピツ１へである。
このマイクロコンピュータシステムの従来技術と異なる
点はパリティメモリレジスタ（ＩＯＰ）１０６が付加え
られた点にある。メモリブロック＜ＭＥＭ）１０２、パ
リティメモリ（ＰＭＥＭ）１０４、パリティメモリレジ
スタ（ＩＯＰ）１０６より成るメモリバイｌ−１００は
、マイクロプロセッサ（ＭＰｔＪ）１０１のデータバス
幅が１６ピツ１〜の場合２つ、３２ビツトの場合４つ存
在する。
点はパリティメモリレジスタ（ＩＯＰ）１０６が付加え
られた点にある。メモリブロック＜ＭＥＭ）１０２、パ
リティメモリ（ＰＭＥＭ）１０４、パリティメモリレジ
スタ（ＩＯＰ）１０６より成るメモリバイｌ−１００は
、マイクロプロセッサ（ＭＰｔＪ）１０１のデータバス
幅が１６ピツ１〜の場合２つ、３２ビツトの場合４つ存
在する。
パリティメモリレジスタ（ＩＯＰ）１０６はメモリ選択
レジスタを有し、これを■メモリモード、■パリティモ
ードに設定することにより次の動作をする。
レジスタを有し、これを■メモリモード、■パリティモ
ードに設定することにより次の動作をする。
■、メモリモード（通常モード）
パリティメモリレジスタ（ＩＯＰ＞１０６は、マイクロ
プロセッサ（ＭＰＵ）１０１かメモリのアドレスにアク
セスするとメモリブロック（ＭＥＭ）１０２にアクセス
できる。
プロセッサ（ＭＰＵ）１０１かメモリのアドレスにアク
セスするとメモリブロック（ＭＥＭ）１０２にアクセス
できる。
即ち、このモードにおいて、パリティメモリレジスタ（
ＩＯＰ）１０６は次の機能（ａ）、（ｂ）を果たす。
ＩＯＰ）１０６は次の機能（ａ）、（ｂ）を果たす。
（ａ）マイクロプロセッサ（ＭＰＵ）１０１のアクセス
信号を、メモリブロック（ＭＥＭ＞１０２、パリティメ
モリ（ＰＭＥＭ）１０４の両方に出力する。
信号を、メモリブロック（ＭＥＭ＞１０２、パリティメ
モリ（ＰＭＥＭ）１０４の両方に出力する。
（ｂ）パリデイチエッカ・ジェネレータ（ＰＣＧ）１０
３を動作さぜる。
３を動作さぜる。
■、パリティモード
パリティメモリレジスタ（ＩＯＰ）１０６は、マイクロ
プロセッサ（ＭＰＵ＞１０１かメモリのアドレスにアク
セスするとパリティメモリ（ＰＭＥＭ）１０４にアクセ
スできる。
プロセッサ（ＭＰＵ＞１０１かメモリのアドレスにアク
セスするとパリティメモリ（ＰＭＥＭ）１０４にアクセ
スできる。
即ち、このモードにおいて、パリティメモリレジスタ（
ＩＯＰ）１０６は次の機能（ｃ）、（ｄ）を果たす６ （ｃ）マイクロプロセッサ（ＭＰＵ）１０１のアクセス
信号を、パリティメモリ（ＰＭＥＭ）１０４のみに出力
する。メモリブロック（ＭＢＭ＞１０２には出力しない
。また、パリティメモリ（ＰＭＢＭ）１０４のデータを
マイクロプロセッサ（ＭＰＵ）１０１のバスｉｉｏへ入
出力する。
ＩＯＰ）１０６は次の機能（ｃ）、（ｄ）を果たす６ （ｃ）マイクロプロセッサ（ＭＰＵ）１０１のアクセス
信号を、パリティメモリ（ＰＭＥＭ）１０４のみに出力
する。メモリブロック（ＭＢＭ＞１０２には出力しない
。また、パリティメモリ（ＰＭＢＭ）１０４のデータを
マイクロプロセッサ（ＭＰＵ）１０１のバスｉｉｏへ入
出力する。
（ｄ）パリテイチェッカ・ジェネレータ（ＰＣＧ）１０
３の動作を停止させる。
３の動作を停止させる。
このようにパリティメモリレジスタ（ＩＯＰ）１０６を
付加えたことにより、マイクロプロセッサ（ＭＰＵ、＞
１０１はパリティメモリ（ＰＭＥＭ）１、０４に対し
メモリブロック（ＭＥＭ）１０２のデータとは全く独立
にアクセスできるようになる。
付加えたことにより、マイクロプロセッサ（ＭＰＵ、＞
１０１はパリティメモリ（ＰＭＥＭ）１、０４に対し
メモリブロック（ＭＥＭ）１０２のデータとは全く独立
にアクセスできるようになる。
これにより、メモリ化けの発生時、メモリブロック（Ｍ
ＥＭ）１０２及びパリティメモリ（ＰＭＥＭ）１０４の
どちらに異状が発生したのかが検出可能となり、信頼性
が著しく向上する。
ＥＭ）１０２及びパリティメモリ（ＰＭＥＭ）１０４の
どちらに異状が発生したのかが検出可能となり、信頼性
が著しく向上する。
また、これらメモリブロック（ＭＥＭ＞１０２及びパリ
ティメモリ（ＰＭＥＭ）１０４がどちらも正常のとき、
パリティモー ドでパリティメモリ（ＰＭＥＭ）１０４
のみを書き替え、メモリモト（通常モード）で読み出し
てパリティエラーを発生させることにより、パリテイチ
ェッカ・ジェネレータ（ＰＣＧ）１０３が正常に機能し
ているかを確認することも可能である。
ティメモリ（ＰＭＥＭ）１０４がどちらも正常のとき、
パリティモー ドでパリティメモリ（ＰＭＥＭ）１０４
のみを書き替え、メモリモト（通常モード）で読み出し
てパリティエラーを発生させることにより、パリテイチ
ェッカ・ジェネレータ（ＰＣＧ）１０３が正常に機能し
ているかを確認することも可能である。
［発明の効果］
以上要するに本発明によれば、マイクロプロセッサがパ
リティメモリに対しメモリブロックテタとは全く独立に
アクセスできるようになるので、メモリ化けの発生時、
メモリブロック及びパリデイメモリのどちらに異状が発
生したのかが検出可能となり、信頼性を著しく向上させ
ることができる。
リティメモリに対しメモリブロックテタとは全く独立に
アクセスできるようになるので、メモリ化けの発生時、
メモリブロック及びパリデイメモリのどちらに異状が発
生したのかが検出可能となり、信頼性を著しく向上させ
ることができる。
第１図は本発明の一実施例を示す図、第２図は従来例を
示す図である。 図中、１０１はマイクロプロセッ→ノー、１０２はメモ
リブロック、１０３はパリテイチェッカ・ジェネレータ
、１０４はパリティメモリ、１０６はパリティメモリレ
ジスタである。 特許出願人 日立電線株式会社 代理人弁理士 絹 谷 信 雄
示す図である。 図中、１０１はマイクロプロセッ→ノー、１０２はメモ
リブロック、１０３はパリテイチェッカ・ジェネレータ
、１０４はパリティメモリ、１０６はパリティメモリレ
ジスタである。 特許出願人 日立電線株式会社 代理人弁理士 絹 谷 信 雄
Claims (1)
- １、マイクロプロセッサと、該マイクロプロセッサによ
つて任意のデータの書込み・読み出し動作が行われるメ
モリブロックと、各アドレスの上記メモリブロック対応
のパリテイデータの書込み・読み出し動作が行われるパ
リテイメモリと、上記マイクロプロセッサが上記メモリ
ブロック全域に対して読み込み動作をする際、その読込
みデータと上記パリテイデータとを比較してデータ化け
があるとパリテイエラーを上記マイクロプロセッサへ通
知するパリテイチェッカ・ジェネレータとを有するマイ
クロコンピュータシステムにおいて、上記マイクロプロ
セッサのアクセス信号を上記メモリブロック及び上記パ
リテイメモリの両方に出力させると共に上記パリテイチ
ェッカ・ジェネレータを動作させるメモリモードと、上
記マイクロプロセッサのアクセス信号を上記パリテイメ
モリのみに出力させ上記パリテイメモリのパリテイデー
タを上記マイクロプロセッサへ入出力させると共に上記
パリテイチェッカ・ジェネレータの動作を停止させるパ
リテイモードとを選択的に実行するパリテイメモリレジ
スタを備えたことを特徴とするマイクロコンピュータシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2159866A JPH0451345A (ja) | 1990-06-20 | 1990-06-20 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2159866A JPH0451345A (ja) | 1990-06-20 | 1990-06-20 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451345A true JPH0451345A (ja) | 1992-02-19 |
Family
ID=15702930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2159866A Pending JPH0451345A (ja) | 1990-06-20 | 1990-06-20 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451345A (ja) |
-
1990
- 1990-06-20 JP JP2159866A patent/JPH0451345A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07271403A (ja) | 非運用系メモリ更新方式 | |
| JPH0451345A (ja) | マイクロコンピュータシステム | |
| JP3150571B2 (ja) | 二重系切替方式 | |
| JP2875435B2 (ja) | メモリモジュールおよびこれを用いたコンピュータ | |
| JP2735246B2 (ja) | テストアンドセット方式 | |
| JP2904266B2 (ja) | バス縮退に対処できるメモリ接続制御装置 | |
| JP3012402B2 (ja) | 情報処理システム | |
| JPS6321217B2 (ja) | ||
| JPS6020779B2 (ja) | 複合形電子計算機システム | |
| JPH02157952A (ja) | 記憶装置 | |
| JP2847741B2 (ja) | マイクロコンピュータ | |
| JPS63106840A (ja) | デ−タ処理装置 | |
| JPS59163653A (ja) | デバツグ装置 | |
| JPH04252344A (ja) | コンピュータシステム | |
| JPH03220649A (ja) | パリティチェック回路 | |
| JPS61294556A (ja) | プログラム誤動作検出方式 | |
| JPS6134179B2 (ja) | ||
| JPS6325380B2 (ja) | ||
| JPS6342598A (ja) | 時分割多重方式通話路制御装置 | |
| JPH0480860A (ja) | プログラムロード方式 | |
| JPS63177240A (ja) | メモリ診断制御方式 | |
| JPH02245850A (ja) | バス診断方式 | |
| JPH0711795B2 (ja) | 入出力装置の二重化方式 | |
| JPH04316137A (ja) | インサーキットエミュレータ | |
| JPH03100844A (ja) | キャッシュメモリコントローラ |