JPH0451348A - Ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はす／クアレイチェイン転送を行うＤＭＡコント
ローラの異常検出機構に係り、特に、仮想記憶装置のメ
モリで複数ブロックのＤＭＡ″ｔ−複数チャネル同時に
行う時に好適な異常検出機構に関する。

〔従来の技術〕

従来の装置は、例えば、特開昭６５−２５９５４９号公
報に記載のように、メモリをアクセスするための転送制
御情報を蓄える二面のレジスタ群を持ち、リンクアレイ
チェーン転送を行うＤＭＡコントローラが、バス獲得権
の優先順位をＤＭＡ転送、転送制御情報の読み込み、中
央処理装置の順に設定して二面のレジスタ群を交互に用
いてリンクアレイチェーン転送を行っていた。

〔発明が解決しようとする課題〕

上記従来技術においては、転送制御情報をテーブルから
読み出してレジスタ群に書き込む動作がそのレジスタ群
を用いたブロック転送が開始されるまでの期間に終了し
ない、という異常に対する考慮がされていない。このた
め、チャネル装置に異常を検出する機能を内蔵しなけれ
ばならず、処理速度が遅くなる、ハードウェア量が多く
なるなどの問題があった。

〔課ｉａｔ解決するための手段〕

上記目的を達成するために、本発明は転送制御情報をテ
ーブルから読み出してレジスタ群に書き込む動作がその
レジスタ群を用いたブロック転送が開始されるまでの期
間に終了しない、という異常が発生したことを検出する
手段と、ＭＰＵに前記異常が発生したことを報告する手
段と’ｉＤＭＡコントローラ内部に設ける。また、ＭＰ
Ｕのプログラムがどのチャネルの異常処理を行うべきか
、という情報’ｉＭＰＵに与えるために、異常が発生し
たＤＭＡチャネルの情報を保持する手段全ＤＭＡコント
ローラ内部に設ける。

〔作用〕

ＤＭＡコントローラがリンクアレイチェーン転送動作中
に、コマンドリードが完了していないために、コマンド
リードの要求があることを示す信号と、ブロック転送の
終了を知るためのカウンタのオーバーフロー信号の論理
積を同−ＤＭＡチャネル内でとることにより、転送制御
情報テーブルからのコマンドの読み出しが次のブロック
転送を開始するまでの期間に完了しないことを検出する
。

検出信号によｐフリップ７０ツブをセットし、各チャネ
ル毎の７リツプ７０ツブの出力の論理和を異常報告信号
として用いる。異常報告信号ｔｌ−ＭＰＨに対する書１
ｊり込み要求信号の一要因、も（２くは、専用の割υ込
み要求信号とすることによ５　、ＭＰＵへの異常報告全
可能にする。また、各チャネル毎の７リツプフロツプの
出力をフラグとしてＭＰＵから読みだし可能とすること
により、複数チャネルで異常が同時に発生した場合にも
異常報告を受けたＭＰＵが異常処理プログラムの中で処
理を行うべきＤＭＡチャネルを、直ちに、正しく認識で
きるようになる。

［実施例〕 以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例を示すシステム構成図である
。図中、１はＤＭＡコントローラ（以下、ＤＭＡＣとい
う）、２−１〜２−ｎおよび６−１〜５−ｎは転送制御
情報すなわちＤＭＡ転送開始アドレス（以下、ＡＤとい
う）、ＤＭＡ転送バイト数（以下、ＣＴという）、コマ
ンドコード（以下、ＣＤという）の三種のデータを取り
込むためのレジスタ群Ａ、Ｂである。５は物理アドレス
バス、６はデータバス、７はリード、ライトのための制
御信号バス、１５はバス５　、６　、７ｔ−使用するチ
ャネルを決定する優先決定回路、９はＩ１０装置、１８
はＩ　／　Ｏ装置Ｒ９のＤＭＡを制御するＤＭＡ制御回
路、２２−１〜２２−ｎおよび２５−１−２３−ｎはチ
ャネル１からチャネルｎに対応するレジスタ群Ａ、Ｈの
選択信号、５０は異常検出回路、６２はＤ　Ｍ　Ａ制御
回路１８から異常検出回路３０に対する制御信号を示し
ている。また、１３はＩ１０装置９からのＤＭＡ転送要
求信号（以下、ＤＲＥＱという）、１４はＩ１０装置９
へのＤＭＡ転送許可イ■号（以下、ＤＡＣＫという）、
４はＭＰＵ。

６１は異常検出回路５０からの異常報告信号、１６はＤ
ＭＡ動作の几めのバス使用権を要求する信号（以下、Ｂ
ＵＳＲＥＱ、という）、１７はＭＰＵ４が出力するバス
使用許可信号（以下、ＢＵＳＡＣＫ　という）、１２は
論理アドレスバス、８はアドレス変換器、１０はメモリ
、１１はメモリ１０内のブロック、１９は同じくメモリ
１０内の転送制御情報テーブルを示している。なお、本
システムでバス使用権の優先順位は高い方から、ＤＭＡ
転送、転送制御情報の読み込み（以下、コマンドリード
という）、ＭＰＵ４のメモリ１０に対するアクセス（以
下、ＭＰＵアクセスという）の順に設定されているもの
とする。

第１図に示したように、本実施例ではＤＭＡＣ１内に異
常全検出するための異常検出回路３０全設け、ＭＰＵ４
に異常を報告するための異常報告信号６１を設けた。こ
のため、異常をＩ１０装置９により検出するだけでなく
、ＤＭＡＣｌで検出できるため、ＭＰＵ４で、直ちに、
処理可能となる。

第４図は本実施例に係るＤＭＡＣ１のＤＭＡ制御回路１
８の一部分の詳細、及び、異常検出回路３０の詳細であ
る。図中、１０１は一７０ツクのＤＭＡ転送バイト数を
カウントするカウンタ、１０２は一ブロックのＤＭＡ転
送が終了した時にカウンタ１０１から出力されるオーバ
フロー信号、１０５は動作中のＤＭＡチャネルのチャネ
ル番号全保持するチャネル番号保持回路、１０４はチャ
ネル番号保持回路１０５から出力されるチャネル番号、
１０４−１〜１０４−ｎはチャネル番号１０４のチャネ
ル１からチャネルｎに対応する信号、１０５はモード設
定や最終ブロックか否かなどを判断し、コマンドリード
を行う旨のコマンドリード条件信号１０６ｆ、出力する
コマンドリード条件判定回路、１０７はレジスタ群切り
替えＦ／Ｆ群、１０８はインバータ、１０９は論理積回
路、１１０はコマンドリード要求セット信号、１１１は
コマンドリード要求Ｆ／Ｆ群、１１２はコマンドリード
要求信号、１１２−１〜１１２−ｎはコマンドリード要
求信号１１２のチャネル１からチャネルｎに対応する信
号、１１５はコマンドリード制御回路、１１４はコマン
ドリード終了信号、１１５は論理積回路、１１６−１〜
１１６ｎは各チャネルごとの異常報告セット信号、１１
７はセットリセットＦ／Ｆ、１１８は論理和回路、１１
９は異常チャネル番号信号を示している。

第４図には、チャネル番号１０４、コマンドリード条件
信号１０６、コマンドリード要求セット信号１１０、コ
マンドリード要求信号１１２、コマンドリード終了信号
１１４は、一つずつしか記していないが、実際にμ、そ
れぞれ、チャネル数と同数存在するものとする。

第２図はリンクアレイチェーンの動作を伴うＤＭＡ転送
を正常に行った時のタイムチャートである。まず、第１
図と第２図音用いて、この場合の動作を説明する。

ＤＭＡ転送を開始する前にＭＰＵ４は転送に使用するＤ
ＭＡチャネルのレジスタ群Ａ２およびＢ６にＡＤ、ＣＴ
、ＣＤを設定し、Ｉ　／　Ｏ装置９の内部レジスタにも
ＤＭＡ転送を行えるような設定をする。ＤＭＡ転送要求
が発生すると、工１０装［９ｉ１ｔＤＲＥＱ１５ｉ有効
ニシテソノ旨ｔ−ＤＭＡｃｌに知らせる。ＤＭＡＣＩは
優先決定回路１５でチャネル間の優先順位を判定しなが
ら、バス権開放を要求するために、ＭＰＵ４へＢＵＳＲ
ＥＱ１６を出力する。ＭＰＵ４はバス権を開放できる状
態になっり時ニ、ＢＵＳＡＣＫｌ　７　ｙ＆：ＤＭＡＣ
Ｉに出力する。

ＢＵＳＡＣＫｌ　７　ｔ−受は取ったＤＭＡＣＩは、優
先判定結果に基づいて該当するチャネル０ＤＡＣＫ１４
ｆ：有効にし、ＤＭＡ転送を開始する。このようにして
一番目のブロックのＤＭＡ転送がレジスタ群Ａ２′ｔ−
用いて行われる。

一番目のブロック転送が終了すると自動的にレジスタ群
Ｂ６に制御が移行し、二番目のブロック転送を開始する
。二番目のブロック転送を実行中にＤＭＡ、ＣＩは三番
目のブロック転送のだめのコマンドリードを行う。前述
の通り、コマンドリードのパス獲得権はＤＭＡ転送のそ
れよりも優先順位が低く設定されているので、コマンド
リードはＤＭＡ転送が行われていない期間に行われる。

メモリ１０内に構成された転送制御情報テーブル１９か
ら読みだした三番目のブロックのＡＤ、ＣＴ。

ＣＤ′（ｉｌ−レジスタ群Ａ２に書き込むことで、三番
目のブロックに対するコマンドリードが終了する。

その後、二番目のブロック転送が終了したならば、レジ
スタ群Ａ２に設定されたＡＤ、Ｃ’［’、ＣＤを用いて
三番目のブロックのＤＭＡ転送が行われる。

そして、それと同時に、四番目のブロックに対するコマ
ンドリードが行われ、コマンドコードがレジスタ群Ｂ３
に設定される。同様にして、リンクアレイチェーン動作
が繰シ返される。ブロック転送がすべて終了したらＤＭ
ＡＣＩは転送終了信号を出力して転送を終る。

第３図はリンクアレイチェーン動作を伴うＤＭＡ転送に
異常が発生した時のタイムチャートである。

第１図、第６図を用いてこの場合の動作を説明する。

今、チャネル１で１−１番目のブロック転送、チャネル
ｎでｊ−１番目のブロック転送を行っている場合を考え
る。この時、チャネル１は１番目のブロック転送に対す
るコマンドリードを、チャネルｎはｊ番目のブロック転
送に対するコマンドリードを同時に行っている。それぞ
れのチャネルは現在実行中のブロック転送、コマンドリ
ードが終了した後、１番目、ｊ番目のブロック転送を開
始する。このとき他チャネルのＤＭＡ転送が同時に行わ
れてバス５．６．７がＤＭＡ転送に専有されてしまった
場合、チャネル１は１＋１番目のブロックに対するコマ
ンドリード、チャネルｎはｊ＋１番目のブロックに対す
るコマンドリードを行うことができない。これは、前述
のとお、り、ＤＭＡ転送がコマンドリードよυも優先し
て実行されるためである。このため、チャネル１は１＋
１番目のブロック、チャネルｎ　ｉｄ　ｊ　＋　１　番
目のブロックの転送を行うことができない。この時、Ｉ
１０装置９に転送要求が発生するとデータオーバーラン
エラーになる。なお、第３図には二つのチャネルが異常
全発生するように記しであるが、三つ以上のチャネルで
発生する可能性も考えられる。

本実施例ではこのような異常を検出、報告、処理するた
めに、第４図のような異常検出回路を備えている。第５
図のタイムチャー＋ｔ−用いて回路の動作を説明する。

オーバフローイぽ号１０２、チャネル信号１０４、コマ
ンドリード条件信号１０６の論理積を論理積回路１０９
で取ることでコマンドリード要求セット信号１１０を生
成し、コマンドリード要求Ｆ／Ｆ群１１１のチャネル対
応のＦ／Ｆｉセットすることによりコマンドリード要求
信号１１２が有効になる。コマンドリード要求は、この
コマンドリード要求信号１１２に対応してＡＤ、ＣＴ、
ＣＤの設定が完了するとコマンドリード終了信号１１４
によってリセットされる。

異常が発生したときは、第５図の１番目のブロック転送
全終了した時のように、コマンドリード要求が出されて
いる状態でカウンタオーバフローが発生することで検出
できる。これは、次のブロック転送が始まるまでにコマ
ンドリードが完了しなかったこと全意味する。コマンド
リード要求信号１１２、チャネル信号１ｏ４、オーバフ
ロー信号１０２の論理積をチャネルごとに論理積回路１
１５で取り、これを各チャネル毎の異常報告セット信号
１１６とする。この異常報告セット信号１１６でセット
リセットＦ／Ｆ　１１７がセットされる。論理和回路１
１８でセットリセットＦ／Ｆ１１７全チャネル出力信号
の論理利金とり、ＭＰＵ４に対する異常報告信号３１と
する。

また、異常報告信号３１はＭＰＵ４に割９込み要求信号
の一種として伝えられ、ＭＰＵ４は異常処理プログラム
の実行を開始する。セラトリセラ）Ｆ／Ｆ１１７と論理
和回路１１８にはＤＭＡＣｌの内部レジスタとしてアド
レスを割当て、ＭＰＵ４からアクセス可能とする。

ＭＰＵ４の異常処理プログラムでは、セットリセットＦ
／Ｆ１１７から異常チャネル番号信号１１９全読みだし
異常の発生したチャネル番号を知り、必要な処理を行う
。その後、処理の済んだチャネルのセットリセットＦ／
Ｆ　１１７ｉアクセスしリセットする。この処理全異常
の発生したチャネル全てに対して行う。

そして、異常処理終了後は、処理できなかっ念ブロック
、即ち、第５図では１＋１番目のブロックのＤＭＡ転送
からリンクアレイチェーン転送を行うように制御する。

なお、第５図には−チャネル分のＤＭＡ転送の様子だけ
を示したが、実際にはれチャネル分存在する。

また、本実施例ではコマンドリード制御回路１１５ｉＤ
ＭＡＣ１内に存在するものとして説明したが、ＭＰＵと
Ｄ　Ｍ　Ａ　Ｃ”、Ｈワンチップ化し、コマンドリード
”ｉＭＰＵが制御するためにコマンドリード制御回路１
１５をＭＰＵＪ内に設けた場合にも適用可能である。

本実施例では異常報告を割り込み信号で行い、異常処理
プログラムで処理を行うとしたが、　ＤＭＡＣ自身に備
えたマイクロプログラム、を次は、ＭＰＵとＤＭＡＣｆ
、ワンチップ化した場合にはＭＰＵの要求処理マイクロ
プログラムへのソフトウェア割シ込みなどによって実現
しても良い。

本実施例によれば、転送制御情報テーブルからのコマン
ド読みだしが次のブロック転送を開始するまでの期間に
完了しない異常’ｉＤＭＡＣが一括しテ検出し、ＭＰＵ
へ割り込み全かけて異常処理に必要な情報’ｉＭＰＵに
提供することができる。Ｉ１０装置全てに異常を検出す
る手段を設ける必要がないため、システム全体のハード
クエア′Ｊｋｔ−削減でき、システム設計がよシ容易に
なる。また、ＭＰＵプログラムによるポーリングを行う
必要が無く、異常処理ｔ−ＭＰＵプログラムで高速に処
理可能であるため、システム全体の処理速度の向上効果
がある。

〔発明の効果〕

本発明によれば、転送制御情報テーブルからのコマンド
読みだしが次のブロック転送を開始するまでの期間に完
了しない異常′ｆｒ：ＤＭＡＣが一括して検出し、ＭＰ
Ｕへ割ｐ込みをかけて異常処理に必要な情報ｔ−ＭＰＵ
に提供することができる。工１０装置の全てに異常を検
出する手段を設ける必要がないため、システム全体のハ
ードウェア量ヲ削減でき、システム設計がよシ容易にな
る。また、ＭＰＵプログラムによるポーリングを行う必
要が無く、異常処理をＭＰＵプログラムで高速に処理す
ることができるため、システム全体の処理速度が向上す
る。

【図面の簡単な説明】

第１囚に本発明の一実施例に係る情報処理システムのブ
ロック図、第２図は従来のリンクアレイチェーンをとも
なうＤＭＡ転送を正常に行った場合のタイムチャート、
第３図は従来技術に係るリンクアレイチェーンをともな
うＤＭＡ転送に異常が生じた場合のタイムチャート、第
４図は本発明のＤＭＡＣの系統図、第５図は本発明のリ
ンクアレイチェーンをともなうＤＭＡ転送全正常に行っ
た場合のタイムチャートである。 １・・・ＤＭＡＣ，４・・・ＭＰｔ）、９・・・Ｉ１０
装置、１０・・・メモリ、１１・・・データブロック、
５０・・・異常検出回路、６１・・・位情報故苦心号、
１１２・・・コマンドリード要求信号、１１６・・・異
常報告セット信号、１１９・・・異常チャネル番号信号

Claims (1)

1. 【特許請求の範囲】 １、転送制御情報を保持する二面のレジスタを各ＤＭＡ
   チャネル毎に備え、交互に前記レジスタを切り替え、前
   記一方のレジスタに保持されたＤＭＡ転送制御情報に基
   づいて前記ＤＭＡチャネルのＤＭＡ転送を実行しつつ、
   前記他方のレジスタに次データブロックの前記ＤＭＡ転
   送制御情報を格納し、リンクアレイチェーン転送を各チ
   ャネルについて行う手段を備えたＤＭＡコントローラに
   おいて、 前記リンクアレイチェーン転送時に、次の前記データブ
   ロックの転送開始時までに、格納すべき次の前記データ
   ブロックの前記ＤＭＡ転送制御情報の前記レジスタへの
   格納が完了したか否かを検出する手段を、前記各ＤＭＡ
   チャネルごとに設けたことを特徴とするＤＭＡコントロ
   ーラ。 ２、請求項１において、 前記レジスタへの前記ＤＭＡ転送制御情報の格納の未完
   了をいづれかの前記ＤＭＡチャネルで検出した場合に、
   その旨出力する手段と、格納が未完了であった前記ＤＭ
   Ａチャネルの前記転送制御情報を保持し、外部よりアク
   セス可能なチャネル情報保持手段を前記各ＤＭＡチャネ
   ル毎に設けてなるＤＭＡコントローラ。 ３、請求項２において、メモリと、入出力装置と、前記
   メモリと前記入出力装置との間のＤＭＡ転送を制御する
   前記ＤＭＡコントローラと、前記ＤＭＡコントローラに
   前記リンクアレイチェーンの前記ＤＭＡ転送を指示する
   中央処理装置と、前記ＤＭＡコントローラは、前記レジ
   スタへの前記ＤＭＡ転送情報の格納の未完了の検出を中
   央処理装置に通知し、前記中央処理装置は、ＤＭＡコン
   トローラより格納の未完了の検出の通知を受けた場合に
   、前記ＤＭＡコントローラの前記チャネル情報保持手段
   にアクセスし、得られた前記ＤＭＡチャネル識別情報に
   応じた処理を行う情報処理システム。 ４、請求項１または２において、前記ＤＭＡコントロー
   ラに前記リンクアレイチェーンＤＭＡ転送を指示する中
   央処理装置を内蔵してなる一チップＣＰＵ。