JPS60258671A - プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、マルチプロセッサ・システム等で使用するの
に適したプロセッサに関するものであり。

より具体的には、このようなマルチプロセッサ・システ
ム等で使用する際の処理能力の向上と構成の簡易化を図
ったプロセッサに関するものである。

従来技術とその問題点 マルチプロセッサ・システムにおいては、各フロセッサ
がシステムバスを共通使用できるようにするため、各プ
ロセッサからのシステムバス使用要求を調停する何らか
の方法が必要になる。

最も初期の方法として、あるプロセッサがシステムバス
を使用する場合には他の全てのプロセッサにホールド指
令を発することによりそれらの動作を停止させてしまう
という方法が採用されていた。このような方法は、シス
テムバスの使用に関する複雑な調停機能を一切必要とし
ないためシステムの簡易化が図れる反面、他の全てのプ
ロセッサの内部処理も停止してしまうため各プロセッサ
ひいては全システムの処理能力が大幅に低下してしまう
という難点がある。

このような難点を除去するため、最近では、バスアービ
タと各プロセッサのウェイト機能を使用する調停方法が
採用されている。

第１図はこのような調停方法を採用するマルチプロセッ
サ・システムの構成を示すブロック図であり、３台のプ
ロセンサ１．２及び３がシステムバス５を介して接続さ
れ、更にこのシステムバス５には、各プロセッサの共通
メモリ４とバスアービタ６が接続されている。各プロセ
ッサは、プロセッサ１で代表して例示するように、ＣＰ
ＵＩＩ。

ローカルメモリ１２及びローカル入出力装置１４が内部
バス１５を介して接続されており、さらに内部バス１５
とシステムバス５との間に入出力インターフェイス部１
３が設置されている。但し２０−カル入出力装置１４は
２図示しない他のプロセッサ等の制御により、プロセッ
サ１１の介在無しにローカルメモリ命令Ｉ２をアクセス
できるようになっている。

プロセッサ１のＣＰＵＩ　１がシステムバス５を使用し
て共通メモリ４をアクセスしようとする場合、内部バス
１５上に共通メモリ４のアドレス。

制御Ｉｌ信号及びライト動作の場合のデータを出力する
。これらアドレス及び制御信号の一部または全部をデコ
ードした入出力インターフェイス部１３のデコーダ２０
は、システムバス５に連なるシステムバス使用要求信号
線２２上に、同要求信号を出力する。このシステムバス
使用要求信号はアンドゲート２３の一方の入力端子にも
供給され、これを受けたアンドゲート２３は内部バス１
５を経てＣＰＵＩＩに連なるウェイト信号線２４をイネ
ーブルにする。この結果、ＣＰＵＩＩは内部バス１５の
使用権を保留したままウェイト状態に移行する。

一方、プロセッサ１のデコーダ２０から発せられたシス
テムバス使°用要求信号はバスアービタ６に入力し、こ
れを受けたバスアービタ６は１条件が調い次第、プロセ
ッサＩに連なるシステムバス使用許可信号線２５上に同
許可信号を出力する。

このシステムバス使用許可信号はプロセッサ１内のオア
ゲート２５とアンドゲート２７のそれぞれの一方の入力
端子に入力する。この結果、アンドゲート２７の出力端
子からバスバッファ２１に連なるバスバッファ起動信号
線２８がイネーブルになり、内部バス１５上のアドレス
、ライト動作の場合のデータ及び制御信号がパスバッフ
ァ２１を経てシステムバス５上に出力され、共通メモリ
４がアクセスされる。

共通メモリ４は、アクセスが終了すると、システムバス
５を経てプロセッサ１に連なるアクセス（転送）終了信
号線２９上に同終了信号を出力する。このアクセス終了
信号は、プロセッサ１内のオアゲート２６の他方の入力
端子に入力し、オアゲート２６の出力はデセーブルにな
る。この結果アンドゲート２４から出力されていたウェ
イト信号が消滅し、プロセッサ１１はウェイト状態を脱
する。

上述のような従来システム′では、各プロセッサ１〜３
は、初期のシステムのように他のプロセッサがシステム
バス使用要求を発するたびに無条件にホールド状態にさ
れることはない。しかしながら、各プロセッサがシステ
ムバス使用要求を発した時点からそのプロセッサのＣＰ
”Ｕが内部ハスの使用権を保留したままウェイト状態に
移行するため２次のような難点がある。

第１に、各プロセッサによるシステムバス使用の輻較状
況によっては、各プロセッサがシステムバス使用要求を
発してからシステムバス使用許可を受取るまで長時間を
要する場合がある。従って。

この間、システムバス使用要求を発したプロセッサにお
いて、ローカル入出力装置等からローカルメモリ等に対
し内部的な処理要求が発せられとしても、内部バスがウ
ェイト状態にあるＣＰＵに占有されているため、そのプ
ロセッサはそのような内部的な処理を実行することが出
来なくなる。この結果、各プロセッサの処理能力の低下
を招くことになる。

第２に、上記従来システムでは、各プロセンサのＣＰＵ
がシステムバス上に出力すべきアドレス信号、制御信号
及び必要な場合のデータ信号を内部バス上に出力した後
ウェイト状態になるので。

入出力インターフェイス部１３内のパスバッファ２１が
システムバス使用許可を受取って内部バス上の各信号を
システムバス上に出力する際に、遅延回路等を使用して
これら各信号相互間の出力タイミングを取り直さなけれ
ばならず、それだけバスバッファ２１の構成が゛盲雑に
なるという間がかある。

発明の目的 本発明は上記従来技術の問題点に鑑みてなされたもので
あり、その目的は、マルチフ゛ロセソ゛す・システム等
に使用する場合、動作効率を一層向上出来るプロセンサ
を提供することにある。

本発明の他の目的は、入出力インターフェイス部の構成
を簡易化出来るプロセッサを提供することにある。

発明の構成 上記目的を達成する本発明は、プロセッサのＣＰＵが外
°部アクセスを開始する直前にシステムバス使用要求を
発すると共にシステムバス使用許可を受取るまでＣＰＵ
をホールド状態にする手段を備えるように構成されてい
る。

従って、各プロセッサのＣＰＵはシステムハス使用要求
を発してからシステムバス使用許可を受取るまでの間内
部バスを放棄したホールド状態にあるため、各プロセッ
サはこの間においてローカル入出力装置とローカルメモ
リ間の内部的な処理を実行することができ、その分処理
能力が向上する。

また、ＣＰＵはシステムバスが使用可能になった後に外
部アクセスを開始するので、入出力インターフェイズ部
に於いて各信号相互のタイミングを取直す必要がなくな
り、入出力インターフェイス部の構成がそれだけ簡易に
なる。

以下本発明の更に詳細を実施例によって説明する。

発明の実施例 第２図は本発明の一実施例の構成を示すブロック図であ
り１本図中第１図と同一の構成要素には同図と同一の参
照番号が付されている。

第３図は、第２図のプロセッサ１内のＣ，’Ｐ　Ｕ　１
１の構成の一例を示すブロック図である。このＣＰＵＬ
Ｌは、ＣＰＵ内バス３０．割込み制御部３１、入出力部
３２．アキュムレーク３３．テンポラリ・レジスタ３４
．ステータス・レジスタ３５゜ＡＬＵ３６．命令レジス
タ３７．命令デコーダ３８、プロセッサ内部バス１５と
の間で各種の制御信号を授受するための制御信号入出力
端子群３９を有するタイミング発生及び制御部４０．レ
ジスタ群４１．アドレス・バッファ４２及びデータ・バ
ッファ４３を備えた汎用部分に加えて、システムバスに
対するアクセスを制御するためのシステムハス・アクセ
ス制御部４４を備えている。

システムバス・アクセス制御部４４において。

４５はアドレス・テーブル、４６はアドレス比較回路、
４７はアドレス一致信号線、４日はバッファレジスタ、
４９．．５０．５１はホールド信号線である。

参照番号３１乃至４３を付した各構成要素から成る汎用
部分の動作は汎用のプロセッサと同一である。すなわち
、タイミング発生及び制御部４０は９作成したタイミン
グ信号と命令デコーダから受けた各種の制御信号に基づ
きこのＣ）？Ｕ１１内の各種のゲートの開閉を制御する
と共に、アドレス・レジスタ４２．データ・レジスタ４
３から内部バス１５上にアドレス及びデータを出力させ
。

また制御信号入出力端子群３９と内部バス１５の間で各
種の制御信号の授受を行う。内部バス１５から命令レジ
スタ３７に読込まれた命令は、命令デコーダ３８で解読
されてタイミング発生及び制御部４０に送られる。この
ような汎用部分の動作は汎用のプロセッサと同一である
から、これ以上の詳細な説明は省略する。

ＣＰＵＩ　１は、動作を開始するとまず、アドレス・レ
ジスタ４２に設定されたアドレスが内部アドレスである
か外部アドレスであるかを識別するためのアドレス識別
情報を、システムバス・アクセス制御部４４内のアドレ
ス・テーブル４５に書込む。ここで、内部アドレスとは
ローカルメモリ１２等プロセッサ１内の各種デバイスを
アクセスするために使用されるアドレスであり、また外
部アドレスとはシステムバス５を使用してプロセッサ１
の外部にある共通メモリ４等各種の共用デバイスをアク
セスするために使用されるアドレスである。両者は、付
加されたデバイスアドレスの差異やアドレス値の大小関
係等に基づいて識別される。

このようなアドレス・テーブル４５の書込みが終了する
と、ＣＰＵＩＩは汎用部分により前述のような通常の動
作を開始する。このような汎用部分による通常の動作に
伴い、ＣＩ’Ｕ１１が次にアクセスすべきアドレスが、
レジスタ４１内のプログラムカウンタ等からアドレス・
バッファ４２に設定される。比較回路４６は、このアド
レスがアドレス・テーブル４５に設定されている外部ア
ドレスに該当するものであるかどうかを常時判定し。

外部アドレスに該当する場合には、比較一致信号綿４７
上の信号をイネーブルにする。

この比較一致信号線４７上の信号は、バッファ４日から
システムバス５に連なるシステムバス使用要求信号線２
２上に出力される。これと同時に。

比較一致信号線４７上の信号は２人カアンドゲート５２
の非反転入力端子にも供給される。このアンドゲート５
２の反転入力端子にはシステムバス５に連なるシステム
バス使用許可信号線２５が結合されている。この時点で
はシステムバス使用許可信号がまだ発せられていないの
で、アンドゲート５２の出力端子に接続されたホールド
信号線４９上にＣＰＵＩ　１に対するホールド信号が出
力される。このＣＰＵＩ！に対するホールド信号は。

オアゲート５３とホールド信号線５１を経てタイミング
発生及び制御部４０のホールド制御端子に供給される。

なお、オアゲート５３の他方の入力端子には、ＤＭＡ転
送時等に使用される汎用のホールド信号線５０が結合さ
れている。

アンドゲート５２．ホールド信号線４９．オアゲート５
３及びホールド信号線５１を介してホールド信号を受け
たＣＰＵＩＩは、実行中のマシンサイクルにおける内部
バス１５の使用が済み次第内部バス１５を開放してホー
ルド状態に移行する。

バスアービタ６からシステムバス５とシステムバス使用
許可信号ｗＡ２５を経てプロセッサ１のＣＦｕｌｌに供
給されたシステムバス使用許可信号は、システムバス・
アクセス制御部４４内のアンドゲート５２の反転入力端
子に結合される。この結果、アンドゲート５２からホー
ルド信号＃ＩＡ４９　。

オアゲート５３及びホールド信号線５１を経てタイミン
グ発生及び制御部４ｏに供給されていたホールド信号が
消失し、ＣＰＵＩＩはホールド状態を脱する。

ホールド状態を脱したＣ　Ｐ　Ｕ　１．１は２次のマシ
ンサイクルの実行を開始することにより、ホールド状態
に移行する直前にアドレス・バッファ４２に設定した外
部アドレスと、ライト動作の場合にデータ・バッファ４
３に設定したデータとを内部バス１５上に出力する。引
続きＣＰＵＩＩは、内部バス１５上に出力されたアドレ
ス信号が確定するまでの時間を考慮して設定されている
所定の遅延時間をおいて、タイミング信号発生及び制御
部４０の制御信号入出力端子群３９がら内部バス１５上
に制御信号を出力する。

入出力インターフェイス部１３内のデコーダ２０は、内
部バス１５上のアドレス信号と制御信号の一部または全
部に基づきシステムバス・アクセス要求を解読し、バス
バッファ２１に連なるバスバッファ起動信号線２８上に
同起動信号を出力する。この結果、内部バス１５上のア
ドレス、制御信号及び必要な場合のデータがパスバッフ
ァ２１を経てシステムバス５上に出力される。これと並
行して、パスバッファ起動信号！２８上の起動信号はア
ンドゲート２３の非反転入力端子にも供給サレル。この
バスバッファ起動信号を受けたアンドゲート２３は、シ
ステムバス５とアクセス終了信号線２９を介してその反
転入力端子にアクセス終了信号を受けるまで、ＣＰＵ１
１に対するウェイト信号を出力し続ける。

以上、システムバス・アクセス制御部４４をＣＰＵＩ　
１の内部に設ける構成を例示したが、ｃｐＵ内のアドレ
ス比較回路の内容を内部バスによらないでＣＰＵ外のア
ドレス比較回路に転送するための専用の信号線を設置で
きれば、システムバス・アクセス制御部４４を入出力イ
ンターフェイス部１３内に設けてもよいし、またこれら
らとは別個の回路としてプロセッサ内に設置しても良い
。

また、第２図において説明の便宜上、アンドゲート２３
をＣＰＵＩＩや入出力インターフェイス部１３の外部に
設けているが、アンドゲート２３は一般的にはこれらの
内部に設置されている。

さらに、各プロセッサとは個別のバスアービタを設ける
構成を例示したが、これに代えて、バス使用上の調停手
段を各プロセッサ内に分散配置することにより個別のバ
スアービタを除去した構成とすることも出来る。

また２本発明のプロセッサをマルチプロセッサ・システ
ムで使用する例を説明したが、他のプロセッサを単なる
入出力装置で置き換えたシングルプロセッサ・シス、テ
ムで本発明のプロセッサを使用する場合でも２本発明の
効果を奏することができる。

発明の効果 以上詳細に説明したように１本発明のプロセッサは、Ｃ
ＰＵが外部アクセスを開始する直前にシステムバス使用
要求を発すると共にＣＩ）　Ｕをホールド状態にし、シ
ステムバス使用許可を受取ることによりホールド状態を
解除して外部アクセスを開始するように構成されている
ので、プロセッサがシステムバス使用要求を発してから
システムバス使用許可を受取るまでの間に発生した内部
的な処理を実行することが出来、その分処理能力が向上
する。

また１本発明のプロセッサは、システムバスが使用可能
になった後にＣＰＵが外部アクセスを開始するように構
成されているので、従来システムのように入出力インタ
ーフェイス部に於いて各信号相互のタイミングを取直す
必要がなくなり、入出力インターフェイス部の構成がそ
の分簡易にな　。

るという利点もある。

【図面の簡単な説明】

第１図は従来のプロセッサが使用されるマルチプロセッ
サ・システムの構成の一例を示すブロック図、第２図は
本発明の一実施例のプロセッサが使用されるマルチプロ
セッサ・システムの構成の一例を示すブロック図、第３
図は第２図のＣＰＵ１１の構成の一例を示すブロック図
である。 １．２及び３・・プロセツサ、４・・共通メモリ、５・
・システムバス、１１・・ＣＰＵ、１２・・ローカルメ
モリ、１３・・入出力インターフェイス部、１４・・ロ
ーカル入出力装置、２０・・デコーダ、２１・・バスバ
ッファ、２２・・システムバス使用要求信号線、２４・
・ウェイト信号線、２５・・システムバス使用許可信号
線、２８・・バスバッファ起動信号線、２９・・アクセ
ス終了信号線、４４・・システムバス・アクセス制御部
、４５・・アドレス・テーブル、４Ｇ・・アドレス比較
回路、４９・・アドレス一致信号線。 ４９．５０．５１・・ホールド信号線。

Claims (1)

1. 【特許請求の範囲】 内部バスを介して接続されたＣＰＵ、ローカルメモリ及
   びローカル入出力装置並びに該内部″バスをシステムバ
   スに接続する入出力インターフ゛エイス部を備えたプロ
   セッサにおいて。 該７”　ｔｌ　セッサは、ＣＰＵの外部に出力される直
   前のアドレスに基づき該ＣＰｔＪによりシステムバスの
   使用が開始されようとしていることを検知して該プロセ
   ッサ外部にシステムバス使用要求を発すると共に該シス
   テムバス使用要求に対するシステムバス使用許可゛を該
   プロセッサ外部がら受けるまで該ＣＰＵをホールド状態
   にする手段を備えたことを特徴とするプロセッサ。