JPH0451609A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0451609A JPH0451609A JP2160176A JP16017690A JPH0451609A JP H0451609 A JPH0451609 A JP H0451609A JP 2160176 A JP2160176 A JP 2160176A JP 16017690 A JP16017690 A JP 16017690A JP H0451609 A JPH0451609 A JP H0451609A
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- 238000009792 diffusion process Methods 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 230000006378 damage Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に高耐圧出力バッフ
ァ回路を有する半導体集積回路に関する。
ァ回路を有する半導体集積回路に関する。
第３図に示すように、従来の半導体集積回路（ＩＣ）の
高圧出力部は、前段のＭＯＳロジック回路（区示せず）
が出力する低い電圧でかつ互に逆相の論理信号対Ｖｉｌ
及びＶｉ２を低圧側のｎチャネルトランジスタ（ｎＭＯ
３と略す）Ｑ２゜Ｑ４に入力して、高電圧ＶＨにソース
を接続する負荷のｎチャネルトランジスタ（ｐＭＯ３と
略す）Ｑｌ、ＱＢを有する差動入力回路１と、差動増幅
された高圧論理信号Ｖｄをゲートに入力するｐＭＯ３Ｑ
５と低圧論理信号Ｖｉ４をゲートに入力するｎ Ｍ Ｏ
Ｓ Ｑ ６のＣＭＯＳ）ランジスタを設けた高電圧出力
バッファ回路３を有していた。
高圧出力部は、前段のＭＯＳロジック回路（区示せず）
が出力する低い電圧でかつ互に逆相の論理信号対Ｖｉｌ
及びＶｉ２を低圧側のｎチャネルトランジスタ（ｎＭＯ
３と略す）Ｑ２゜Ｑ４に入力して、高電圧ＶＨにソース
を接続する負荷のｎチャネルトランジスタ（ｐＭＯ３と
略す）Ｑｌ、ＱＢを有する差動入力回路１と、差動増幅
された高圧論理信号Ｖｄをゲートに入力するｐＭＯ３Ｑ
５と低圧論理信号Ｖｉ４をゲートに入力するｎ Ｍ Ｏ
Ｓ Ｑ ６のＣＭＯＳ）ランジスタを設けた高電圧出力
バッファ回路３を有していた。
高圧出力部に供給される高電圧ＶＨは２００Ｖ程度であ
り、使用され出力バッファトランジスタＱ５は、大電流
・高耐圧に設計されている。
り、使用され出力バッファトランジスタＱ５は、大電流
・高耐圧に設計されている。
上述した従来の半導体集積回路は、高耐圧出力バッファ
素子がオフ状態からオン状態へ移るとき、０ＭＯ３のバ
ッファ素子が同時にオンしている期間−時的にスイッチ
ング電流が流れる。
素子がオフ状態からオン状態へ移るとき、０ＭＯ３のバ
ッファ素子が同時にオンしている期間−時的にスイッチ
ング電流が流れる。
高耐圧バッファ素子では２００Ｖ程度の高耐圧が印加さ
れており、またオン抵抗が低いのでこのスイッチング電
流は大きい。
れており、またオン抵抗が低いのでこのスイッチング電
流は大きい。
従ってバッファ素゛子を多数持つＩＣの場合、バッファ
素子の電源ラインには特に電流が集中し、ＩＣの電源ラ
インは簡単に破壊されてしまうという欠点があった。
素子の電源ラインには特に電流が集中し、ＩＣの電源ラ
インは簡単に破壊されてしまうという欠点があった。
本発明の半導体集積回路は、ゲートに第１の高圧論理信
号が入力されソースに高電圧源が接続されドレインが電
圧制限素子を介して第２の高圧論理信号を出力するｐチ
ャネルソースホロワトランジスタとゲートに第１の低圧
論理信号が入力されドレインが電流制限抵抗を介して前
記電圧制限素子に接続されソースが低電圧源に接続され
るｎチャネルトランジスタとを有する電圧コントロール
回路と、二つのソースが前記高電圧源及び低電圧源との
間に挿入されがっｎチャネルトランジスタのゲートに前
記第２の高圧論理信号が入力されｎチャネルトランジス
タのゲートに第２の低圧論理信号が入力されて共通ドレ
インから高圧論理出力信号を出力するＣＭＯＳトランジ
スタを有する高電圧出力バッファ回路を含んで構成され
ている。
号が入力されソースに高電圧源が接続されドレインが電
圧制限素子を介して第２の高圧論理信号を出力するｐチ
ャネルソースホロワトランジスタとゲートに第１の低圧
論理信号が入力されドレインが電流制限抵抗を介して前
記電圧制限素子に接続されソースが低電圧源に接続され
るｎチャネルトランジスタとを有する電圧コントロール
回路と、二つのソースが前記高電圧源及び低電圧源との
間に挿入されがっｎチャネルトランジスタのゲートに前
記第２の高圧論理信号が入力されｎチャネルトランジス
タのゲートに第２の低圧論理信号が入力されて共通ドレ
インから高圧論理出力信号を出力するＣＭＯＳトランジ
スタを有する高電圧出力バッファ回路を含んで構成され
ている。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
本実施例の高圧出力部は、第３図の従来の差動入力回路
１と高電圧出力バッファ回路３との間に電圧コントロー
ル回路２を挿入している。
１と高電圧出力バッファ回路３との間に電圧コントロー
ル回路２を挿入している。
低圧電源を使用したＭＯＳロジック回路はデジタル信号
処理を行い信号Ｖｉｌ〜Ｖ ｉ ４を高圧出力部に供給
する。
処理を行い信号Ｖｉｌ〜Ｖ ｉ ４を高圧出力部に供給
する。
高圧出力部には高耐圧・高電流を得やすい高圧ｐＭＯｓ
Ｑ１．Ｑ３．Ｑ５．Ｑ７とその相補型で同じく高耐圧を
得やすい二重拡散ｎＭＯ８Ｑ２゜Ｑ４．Ｑ６．Ｑ８およ
び電流制限用抵抗９，１０と電圧制限用ツェナーダイオ
ード１１で構成する。
Ｑ１．Ｑ３．Ｑ５．Ｑ７とその相補型で同じく高耐圧を
得やすい二重拡散ｎＭＯ８Ｑ２゜Ｑ４．Ｑ６．Ｑ８およ
び電流制限用抵抗９，１０と電圧制限用ツェナーダイオ
ード１１で構成する。
高耐圧ｐＭＯ８の共通ソースは全てＶＨの高圧電源に接
続されている。
続されている。
差動入力回路１のｐＭＯ３Ｑ１のドレインは高耐圧二重
拡散ｎＭＯ３Ｑ２のドレインおよびｐＭＯ３Ｑ３のゲー
トに接続され、対称的にｐＭＯ３Ｑ３のドレインは高耐
圧二重拡散ｎＭＯｓＱ４のドレインとｐＭＯ８Ｑ１のゲ
ートに接続されＶｄを出力する。
拡散ｎＭＯ３Ｑ２のドレインおよびｐＭＯ３Ｑ３のゲー
トに接続され、対称的にｐＭＯ３Ｑ３のドレインは高耐
圧二重拡散ｎＭＯｓＱ４のドレインとｐＭＯ８Ｑ１のゲ
ートに接続されＶｄを出力する。
電圧コントロール回路２のｐＭＯ３Ｑ７のゲートは電圧
Ｖｄを受けまた、ドレインは電圧制限用ツェナーダイオ
ード１１のカソードに接続されると同時に電流制限用抵
抗９にも接続されている。
Ｖｄを受けまた、ドレインは電圧制限用ツェナーダイオ
ード１１のカソードに接続されると同時に電流制限用抵
抗９にも接続されている。
この抵抗９の他端はツェナーダイオード１１のアノード
および高電圧出力バッファ回路３のｐＭＯ６Ｑ５のゲー
トに接続されると共に電流制限用抵抗１０を介して高耐
圧二重拡散ｎ Ｍ ＯＳ Ｑ ８のドレインに接続され
ている。
および高電圧出力バッファ回路３のｐＭＯ６Ｑ５のゲー
トに接続されると共に電流制限用抵抗１０を介して高耐
圧二重拡散ｎ Ｍ ＯＳ Ｑ ８のドレインに接続され
ている。
高耐圧二重拡散ｎＭＯ８Ｑ２．Ｑ４．Ｑ６Ｑ８のソース
は全て接地電源１４に接続されており、Ｑ６のドレイン
は出力バッファ素子である高耐圧ｐＭＯ３Ｑ５のドレイ
ンと相互に接続され、出力端子に高圧論理出力信号ＶＯ
を出力する。
は全て接地電源１４に接続されており、Ｑ６のドレイン
は出力バッファ素子である高耐圧ｐＭＯ３Ｑ５のドレイ
ンと相互に接続され、出力端子に高圧論理出力信号ＶＯ
を出力する。
低圧論理信号Ｖｉｌ〜Ｖ ｉ ４はそれぞれ高耐圧ｎＭ
Ｏ３のゲートに接続されており、信号Ｖｉ１、Ｖｉ３は
同相、−Ｖｉ２．Ｖｉ４はＶ ｉ １ 。
Ｏ３のゲートに接続されており、信号Ｖｉ１、Ｖｉ３は
同相、−Ｖｉ２．Ｖｉ４はＶ ｉ １ 。
Ｖｉ３とは逆相の信号で、おのおのタイミングをずらし
て入力される。
て入力される。
低圧論理信号Ｖｉｌ〜Ｖｉ４の入力順序は、出力信号■
０が“Ｌ”→“Ｈ′ｌに変化する時は、（１）・・・Ｖ
ｉ ４ （２）・・・Ｖｉ３ （３）・・・Ｖｉｌ、Ｖｉ２ またＶＯが′Ｈ°′→“Ｌ ＩＩに変化する時は（１）
・・・Ｖｉ３ （２）・・・Ｖ ｉ １ 、 Ｖ ｉ ２（３）・
・・Ｖｉ４ の順に設定されている。
０が“Ｌ”→“Ｈ′ｌに変化する時は、（１）・・・Ｖ
ｉ ４ （２）・・・Ｖｉ３ （３）・・・Ｖｉｌ、Ｖｉ２ またＶＯが′Ｈ°′→“Ｌ ＩＩに変化する時は（１）
・・・Ｖｉ３ （２）・・・Ｖ ｉ １ 、 Ｖ ｉ ２（３）・
・・Ｖｉ４ の順に設定されている。
高圧論理出力信号■０が“し”のとき、すなわち低圧論
理信号Ｖｉｌ、Ｖｉ３が“′Ｌ′°でＶｉ２、Ｖｉ４が
“Ｈ”のとき、高耐圧ＭＯ３ＱＩ。
理信号Ｖｉｌ、Ｖｉ３が“′Ｌ′°でＶｉ２、Ｖｉ４が
“Ｈ”のとき、高耐圧ＭＯ３ＱＩ。
Ｑ４．Ｑｌ、Ｑ６はオン、Ｑ２．Ｑ３．Ｑ８゜Ｑ５はオ
フ状態にある。
フ状態にある。
ここで低圧信号Ｖｉ４がＨ′”→“Ｌ ”に変わると、
ＭＯ３Ｑ６が徐々にオフとなる。
ＭＯ３Ｑ６が徐々にオフとなる。
入力論理信号Ｖｉ３が“Ｌ ”→“Ｈ″′に変わった後
、信号ＶｉｌがＬ″→”Ｈ”、■１２が“′Ｈ°′→”
Ｌ ”に変化すると、ＭＯ８Ｑ８が徐々にオンし、そ
の後ＭＯ８Ｑ２もオンし、ＭＯ３Ｑ４はオフする。
、信号ＶｉｌがＬ″→”Ｈ”、■１２が“′Ｈ°′→”
Ｌ ”に変化すると、ＭＯ８Ｑ８が徐々にオンし、そ
の後ＭＯ８Ｑ２もオンし、ＭＯ３Ｑ４はオフする。
このときＭＯ３Ｑ７がオン状態のままＭＯＳＱ８が徐々
にオンするため、ＭＯ３Ｑ７．Ｑ８は同時にオンの状態
となるが、電流制限抵抗９．１０により電源電流は抑え
られる。
にオンするため、ＭＯ３Ｑ７．Ｑ８は同時にオンの状態
となるが、電流制限抵抗９．１０により電源電流は抑え
られる。
またこのときＭＯ３Ｑ５のゲート電圧はツェナーダイオ
ード１１のツェナー電圧分Ｖｚだけ高圧電源の電圧ＶＨ
から引き下げられるのて、高耐圧ｐＭＯ３Ｑ５のソース
・ドレイン間にかかる電圧ＶＧはｐＭＯ３Ｑ７がわずか
でもオンして電流が流れる限りツェナー電圧Ｖｚ以上は
決してかからず、ＭＯ３Ｑ５に流れる電流工。はＭＯ３
Ｑ７かオフするまでは一定電流に制限される。
ード１１のツェナー電圧分Ｖｚだけ高圧電源の電圧ＶＨ
から引き下げられるのて、高耐圧ｐＭＯ３Ｑ５のソース
・ドレイン間にかかる電圧ＶＧはｐＭＯ３Ｑ７がわずか
でもオンして電流が流れる限りツェナー電圧Ｖｚ以上は
決してかからず、ＭＯ３Ｑ５に流れる電流工。はＭＯ３
Ｑ７かオフするまでは一定電流に制限される。
ＭＯ３Ｑ７が完全にオフし、ＭＯＳＱ５かオンする時に
はＭＯ３Ｑ６は完全にオフしているかあるいは十分な抵
抗をもつ状態のため、スイッチングによる瞬間的な大電
流は流れない。
はＭＯ３Ｑ６は完全にオフしているかあるいは十分な抵
抗をもつ状態のため、スイッチングによる瞬間的な大電
流は流れない。
逆に出力信号ＶＯが“Ｈパのとき、すなわち低圧論理信
号Ｖｉ ｌ、Ｖｉ３が“’）ｌ”、Ｖｉ２．Ｖｉ４が′
″Ｌ ”のときは高耐圧ＭＯ３ＱＩ、Ｑ４゜Ｑｌ、Ｑ６
はオフ、Ｑ２．Ｑ３．Ｑ８．Ｑ５はオン状態にある。
号Ｖｉ ｌ、Ｖｉ３が“’）ｌ”、Ｖｉ２．Ｖｉ４が′
″Ｌ ”のときは高耐圧ＭＯ３ＱＩ、Ｑ４゜Ｑｌ、Ｑ６
はオフ、Ｑ２．Ｑ３．Ｑ８．Ｑ５はオン状態にある。
ここで入力信号Ｖｉ３が”Ｈ“→” Ｌ ”に変わると
、ＭＯ３Ｑ８は徐々にオンする。そしてＶｉｌがＨ″→
“Ｌ ”に、Ｖｉ２がＬ ”→” Ｈ”に変化した後、
Ｖｉ４が” Ｌ ”→Ｈ（Ｈ１１に変化すルト、ＭＯ８
Ｑ２．Ｑ３は徐々ニ、ｔ ７、ＭＯＳＱ４、Ｑｌは徐々
にオンし、その結果ＭＯ８Ｑ７も徐々にオンする。
、ＭＯ３Ｑ８は徐々にオンする。そしてＶｉｌがＨ″→
“Ｌ ”に、Ｖｉ２がＬ ”→” Ｈ”に変化した後、
Ｖｉ４が” Ｌ ”→Ｈ（Ｈ１１に変化すルト、ＭＯ８
Ｑ２．Ｑ３は徐々ニ、ｔ ７、ＭＯＳＱ４、Ｑｌは徐々
にオンし、その結果ＭＯ８Ｑ７も徐々にオンする。
このためＭＯ３Ｑ７．Ｑ８は同時にオンの状態となるが
、前述の場合と同様に電流制限抵抗９゜１０により電源
からの電流は抑えられまたＭＯ３Ｑ５のゲート・ソース
間電圧ＶＧはＭＯ６Ｑ７がわずかでもオンしている限り
はツェナー電圧ＶｚがかかりＭＯＳＱ５に流れる電流工
。は一定に制限される。
、前述の場合と同様に電流制限抵抗９゜１０により電源
からの電流は抑えられまたＭＯ３Ｑ５のゲート・ソース
間電圧ＶＧはＭＯ６Ｑ７がわずかでもオンしている限り
はツェナー電圧ＶｚがかかりＭＯＳＱ５に流れる電流工
。は一定に制限される。
ＭＯ３Ｑ７が完全にオンしＭＯ３Ｑ８が完全にオフする
とＭＯ３Ｑ５もオフし電流は流れなくなる。
とＭＯ３Ｑ５もオフし電流は流れなくなる。
このように高耐圧ｐＭＯ８Ｑ５のスイッチング時に流れ
る電流■ｏはゲートの前段に挿入された電圧コントロー
ル回路２により完全に制御され、瞬間的な大電流は発生
せずにＩＣの電源ラインの破壊を防ぐことができる。
る電流■ｏはゲートの前段に挿入された電圧コントロー
ル回路２により完全に制御され、瞬間的な大電流は発生
せずにＩＣの電源ラインの破壊を防ぐことができる。
第２図は本発明の第２の実施例の回路図である。
第１の実施例とほぼ同様の高圧出力回路であるが、第１
の実施例では高耐圧ｐＭＯｓＱ７のドレインに電流制限
抵抗９および電圧制限用ツェナーダイオード１１を使用
していたのに対し、本実施例では高耐圧ｐＭＯ３Ｑ１２
を使用している。
の実施例では高耐圧ｐＭＯｓＱ７のドレインに電流制限
抵抗９および電圧制限用ツェナーダイオード１１を使用
していたのに対し、本実施例では高耐圧ｐＭＯ３Ｑ１２
を使用している。
この高耐圧ＰＭＯ３Ｑ１２はソースが高耐圧ｐＭＯ３Ｑ
７のドレインに接続され、ゲートはドレイと接続されて
高耐圧ｐＭＯ３Ｑ５のゲートおよび電流制限抵抗１０の
一端に接続されている。電流制限抵抗１０の他端は第１
の実施例と同様高耐圧二重拡散ｎＭＯｓＱ８のドレイン
に接続されている。
７のドレインに接続され、ゲートはドレイと接続されて
高耐圧ｐＭＯ３Ｑ５のゲートおよび電流制限抵抗１０の
一端に接続されている。電流制限抵抗１０の他端は第１
の実施例と同様高耐圧二重拡散ｎＭＯｓＱ８のドレイン
に接続されている。
ｐＭＯ３Ｑ１２はゲートがドレインに接続されており、
ソース・ドレイン間もほぼ一定の電圧に保つという特徴
がある。
ソース・ドレイン間もほぼ一定の電圧に保つという特徴
がある。
またＱｌ２とＱ５は全く同様の構造をもつ高耐圧ｐＭＯ
ｓのＱｌがオンしている間はミラー回路を精成しており
、Ｑｌ２とＱ５のチャネル幅の比はおのおののドレイン
電流の比となる。
ｓのＱｌがオンしている間はミラー回路を精成しており
、Ｑｌ２とＱ５のチャネル幅の比はおのおののドレイン
電流の比となる。
もしｐＭＯｓＱｌ２とＱＢのチャネル幅の比がれる電流
の１０倍の電流がｐＭＯ３Ｑ５のドレインに流れるよう
にｐＭＯｓＱｌ ２によってＱＢのゲート電圧ＶＧは常
に一定に制限されることになる。
の１０倍の電流がｐＭＯ３Ｑ５のドレインに流れるよう
にｐＭＯｓＱｌ ２によってＱＢのゲート電圧ＶＧは常
に一定に制限されることになる。
このように本実施例も第１の実施例と同様の動作を行い
、高耐圧出力バッファ素子に流れる過電流を制限するこ
とができ、しかも第１の実施例に比べ電圧制限回路とし
てトランジスタ以外の素子を使用せずＭＯＳＦＥＴで構
成するため回路構成が簡単で省スペースであるという利
点がある。
、高耐圧出力バッファ素子に流れる過電流を制限するこ
とができ、しかも第１の実施例に比べ電圧制限回路とし
てトランジスタ以外の素子を使用せずＭＯＳＦＥＴで構
成するため回路構成が簡単で省スペースであるという利
点がある。
以上説明したように本発明は、高耐圧出力バッファ素子
のゲートの前段に電圧コントロール回路を設けることに
より、出力バッファ素子のスイッチング時に流れる過電
流を制限できる効果がある。
のゲートの前段に電圧コントロール回路を設けることに
より、出力バッファ素子のスイッチング時に流れる過電
流を制限できる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は本発明の従来の半
導体集積回路の一例の回路図である。 １・・・差動入力回路、２・・・電圧コントロール回路
、３・・・出力バッファ回路、９，１ｏ・・・電流制限
抵抗、１１・・・電圧制限用ツェナーダイオード、１３
・・・高圧電源、１４・・・接地電源、Ｑｌ、ＱＢ。 ＱＢ、Ｑ７．Ｑｌ ２−・・高耐圧ｐＭＯ８，Ｑ２゜Ｑ
４．Ｑ６．Ｑ８．、、高耐圧二重拡散ｎＭＯ３、Ｖｉｌ
〜Ｖ ｉ ４・・・低圧論理信号、■ｏ・・・高圧論理
出力信号、Ｖｄ・・・差動増幅された高圧論理信号、Ｖ
Ｇ・・・ゲート電圧、ＶＨ・・・高電圧。
明の第２の実施例の回路図、第３図は本発明の従来の半
導体集積回路の一例の回路図である。 １・・・差動入力回路、２・・・電圧コントロール回路
、３・・・出力バッファ回路、９，１ｏ・・・電流制限
抵抗、１１・・・電圧制限用ツェナーダイオード、１３
・・・高圧電源、１４・・・接地電源、Ｑｌ、ＱＢ。 ＱＢ、Ｑ７．Ｑｌ ２−・・高耐圧ｐＭＯ８，Ｑ２゜Ｑ
４．Ｑ６．Ｑ８．、、高耐圧二重拡散ｎＭＯ３、Ｖｉｌ
〜Ｖ ｉ ４・・・低圧論理信号、■ｏ・・・高圧論理
出力信号、Ｖｄ・・・差動増幅された高圧論理信号、Ｖ
Ｇ・・・ゲート電圧、ＶＨ・・・高電圧。
Claims (1)
- ゲートに第１の高圧論理信号が入力されソースに高電圧
源が接続されドレインが電圧制限素子を介して第２の高
圧論理信号を出力するｐチャネルソースホロワトランジ
スタとゲートに第１の低圧論理信号が入力されドレイン
が電流制限抵抗を介して前記電圧制限素子に接続されソ
ースが低電圧源に接続されるｎチャネルトランジスタと
を有する電圧コントロール回路と、二つのソースが前記
高電圧源及び低電圧源との間に挿入されかつｐチャネル
トランジスタのゲートに前記第２の高圧論理信号が入力
されｎチャネルトランジスタのゲートに第２の低圧論理
信号が入力されて共通ドレインから高圧論理出力信号を
出力するＣＭＯＳトランジスタを有する高電圧出力バッ
ファ回路を含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160176A JPH0451609A (ja) | 1990-06-19 | 1990-06-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160176A JPH0451609A (ja) | 1990-06-19 | 1990-06-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451609A true JPH0451609A (ja) | 1992-02-20 |
Family
ID=15709489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160176A Pending JPH0451609A (ja) | 1990-06-19 | 1990-06-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451609A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0792109A (ja) * | 1993-09-22 | 1995-04-07 | Shibuya Kogyo Co Ltd | 異物検査装置 |
-
1990
- 1990-06-19 JP JP2160176A patent/JPH0451609A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0792109A (ja) * | 1993-09-22 | 1995-04-07 | Shibuya Kogyo Co Ltd | 異物検査装置 |
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