JPH045213B2 - - Google Patents
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- JPH045213B2 JPH045213B2 JP57110404A JP11040482A JPH045213B2 JP H045213 B2 JPH045213 B2 JP H045213B2 JP 57110404 A JP57110404 A JP 57110404A JP 11040482 A JP11040482 A JP 11040482A JP H045213 B2 JPH045213 B2 JP H045213B2
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- word
- memory
- ecc
- bit
- ecc circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモリのエラーチエツク＆コレクシヨ
ン（誤り検出、誤り訂正）機能いわゆるECC機
能を有するECC回路の診断を行なうECC回路診
断方式に関する。
ン（誤り検出、誤り訂正）機能いわゆるECC機
能を有するECC回路の診断を行なうECC回路診
断方式に関する。
一般にこの種のECC回路はECC機能のほかに
ECCのためのチエツクビツトＣを発生する機能
を有している。従来、このチエツクビツトＣは第
１図に示されるようにメモリデータの１語（全
語）に対して付加されていた。この例では64ビツ
ト構成で、チエツクビツトＣは８ビツト構成であ
る。メモリリードアクセスの場合、メモリコント
ローラ１０の制御によつてメモリアレイ１１から
読み出された１語64ビツトのメモリデータと８ビ
ツトのチエツクビツトＣはメモリコントローラ１
０に設けられているECC回路１２に入力される。
ECC回路１２はこれら入力情報に基づいて周知
のECC動作を行ない、64ビツトの正しいメモリ
データを出力する。メモリコントローラ１０は１
語のメモリリードアクセスであればECC回路１
２から出力される64ビツトのメモリデータをその
ままシステムバス１３に送出し、1/2語（半語）、
１／４語または1/8語（１バイト）のメモリリードア
クセスであれば該当するデータビツト位置のメモ
リデータをシステムバス１３のあらかじめ定めら
れているゾーン位置に送出する。システムバス１
３上のデータはCPU１４、または入出力機器
（以下、Ｉ／Ｏと称する）１５，１６などに転送
される。
ECCのためのチエツクビツトＣを発生する機能
を有している。従来、このチエツクビツトＣは第
１図に示されるようにメモリデータの１語（全
語）に対して付加されていた。この例では64ビツ
ト構成で、チエツクビツトＣは８ビツト構成であ
る。メモリリードアクセスの場合、メモリコント
ローラ１０の制御によつてメモリアレイ１１から
読み出された１語64ビツトのメモリデータと８ビ
ツトのチエツクビツトＣはメモリコントローラ１
０に設けられているECC回路１２に入力される。
ECC回路１２はこれら入力情報に基づいて周知
のECC動作を行ない、64ビツトの正しいメモリ
データを出力する。メモリコントローラ１０は１
語のメモリリードアクセスであればECC回路１
２から出力される64ビツトのメモリデータをその
ままシステムバス１３に送出し、1/2語（半語）、
１／４語または1/8語（１バイト）のメモリリードア
クセスであれば該当するデータビツト位置のメモ
リデータをシステムバス１３のあらかじめ定めら
れているゾーン位置に送出する。システムバス１
３上のデータはCPU１４、または入出力機器
（以下、Ｉ／Ｏと称する）１５，１６などに転送
される。
一方、メモリライトアクセスの場合、例えば１
語（64ビツト）書き込みであれば、ECC回路１
２はシステムバス１３を介して転送される１語の
書き込みデータに対してチエツクビツトＣを生成
する。この書き込みデータおよびチエツクビツト
Ｃはメモリコントローラ１０の制御によりメモリ
アレイ１１に書き込まれる。これに対し、例えば
１／２語（32ビツト）書き込みであれば、メモリコ
ントローラ１０の制御によりメモリアレイ１１の
対応するアドレス位置から１語のメモリデータと
チエツクビツトＣが読み出される。次に続み出し
データである１語のメモリデータの1/2語とシス
テムバス１３を介して転送された1/2語の書き込
みデータとが合成され、１語の書き込みデータと
してECC回路１２に与えられる。ECC回路１２
はこの合成後の１語の書き込みデータに対してチ
エツクビツトＣを生成する。以後の動作は１語書
き込みの場合と同じである。
語（64ビツト）書き込みであれば、ECC回路１
２はシステムバス１３を介して転送される１語の
書き込みデータに対してチエツクビツトＣを生成
する。この書き込みデータおよびチエツクビツト
Ｃはメモリコントローラ１０の制御によりメモリ
アレイ１１に書き込まれる。これに対し、例えば
１／２語（32ビツト）書き込みであれば、メモリコ
ントローラ１０の制御によりメモリアレイ１１の
対応するアドレス位置から１語のメモリデータと
チエツクビツトＣが読み出される。次に続み出し
データである１語のメモリデータの1/2語とシス
テムバス１３を介して転送された1/2語の書き込
みデータとが合成され、１語の書き込みデータと
してECC回路１２に与えられる。ECC回路１２
はこの合成後の１語の書き込みデータに対してチ
エツクビツトＣを生成する。以後の動作は１語書
き込みの場合と同じである。
このようにECC回路を備えたシステムでは、
メモリリードアクセス時に、ECC回路のECC機
能により正しいメモリデータを転送することがで
きるようになつている。しかし従来のシステムで
は、ECC回路自身に故障が発生した場合、読み
出しデータのエラーが検出されなくなるため、誤
りデータがCPUなどに転送される欠点があつた。
また、メモリライトアクセス時において、１語書
き込みでない場合には、１語の書き込みデータと
するために、いつたんメモリアレイをメモリリー
ドアクセスして１語のメモリデータを続み出され
なければならず、アクセス時間が長くなる欠点も
あつた。
メモリリードアクセス時に、ECC回路のECC機
能により正しいメモリデータを転送することがで
きるようになつている。しかし従来のシステムで
は、ECC回路自身に故障が発生した場合、読み
出しデータのエラーが検出されなくなるため、誤
りデータがCPUなどに転送される欠点があつた。
また、メモリライトアクセス時において、１語書
き込みでない場合には、１語の書き込みデータと
するために、いつたんメモリアレイをメモリリー
ドアクセスして１語のメモリデータを続み出され
なければならず、アクセス時間が長くなる欠点も
あつた。
本発明は上記事情に鑑みてなされたものでその
目的は、１／ｍ語のメモリアクセス時にECC回
路の診断が行なえ、もつてエラー分解能が同上す
るECC回路診断方式を提供することにある。
目的は、１／ｍ語のメモリアクセス時にECC回
路の診断が行なえ、もつてエラー分解能が同上す
るECC回路診断方式を提供することにある。
本発明の他の目的は、１／ｍ語のメモリライト
アクセスに際し、当該アクセスに先立つて１語の
メモリリードアクセスを行なうことが不要とな
り、性能向上が図れるECC回路診断方式を提供
することにある。
アクセスに際し、当該アクセスに先立つて１語の
メモリリードアクセスを行なうことが不要とな
り、性能向上が図れるECC回路診断方式を提供
することにある。
本発明では、従来のように１語のメモリデータ
に対してチエツクビツトを付加するのではなく、
１／ｎ（ｎは２以上の整数）語のメモリデータ単
位でチエツクビツトを付加するようにしている。
そこで本発明では、１／ｎ語のメモリデータ単位
でチエツクビツトが付加されたｎ個のメモリアレ
イと、これら各メモリアレイに対応するｎ台の
ECC回路とを設けるようにしている。このよう
な構成とした場合、１／ｍ（ｍはｍ≧ｎを満足す
る整数）語のメモリアクセスであれば、ｎ台の
ECC回路のうちECC動作が必要となる回路は１
台だけであるが、本発明では残りのECC回路に
も共通の１／ｎ語に対するECC動作を行なわせ
るようにしている。上記メモリアクセスがメモリ
リードであれば、ｎ台のECC回路はｎ個のメモ
リアレイの一つから続み出された共通の１／ｎ語
に対して診断、修正（誤り検出、誤り訂正）を行
なう。もしｎ台のECC回路が全て正常であれば、
各ECC回路の誤り検出結果は同一となるなずで
ある。したがつて比較部より各ECC回路の動作
結果、例えば誤り検出結果を比較することにより
ECC回路の診断が行なえる。
に対してチエツクビツトを付加するのではなく、
１／ｎ（ｎは２以上の整数）語のメモリデータ単
位でチエツクビツトを付加するようにしている。
そこで本発明では、１／ｎ語のメモリデータ単位
でチエツクビツトが付加されたｎ個のメモリアレ
イと、これら各メモリアレイに対応するｎ台の
ECC回路とを設けるようにしている。このよう
な構成とした場合、１／ｍ（ｍはｍ≧ｎを満足す
る整数）語のメモリアクセスであれば、ｎ台の
ECC回路のうちECC動作が必要となる回路は１
台だけであるが、本発明では残りのECC回路に
も共通の１／ｎ語に対するECC動作を行なわせ
るようにしている。上記メモリアクセスがメモリ
リードであれば、ｎ台のECC回路はｎ個のメモ
リアレイの一つから続み出された共通の１／ｎ語
に対して診断、修正（誤り検出、誤り訂正）を行
なう。もしｎ台のECC回路が全て正常であれば、
各ECC回路の誤り検出結果は同一となるなずで
ある。したがつて比較部より各ECC回路の動作
結果、例えば誤り検出結果を比較することにより
ECC回路の診断が行なえる。
以下、本発明の一実施例を図面を参照して説明
する。なお、第１図と同一部分には同一符号を付
して詳細な説明を省略する。第２図のシステムに
おいて２０はメモリ装置であり、１語が例えば64
ビツトのメモリデータが扱われる。２１，２２は
メモリ装置２０を構成するメモリアレイである。
メモリアレイ２１は１語64ビツトのメモリデータ
のうち上位の半語（1/2語）すなわちビツト０〜
ビツト31の32ビツトを記憶するのに用いられ、メ
モリアレイ２２は同じく下位の半語（1/2語）す
なわちビツト32〜ビツト63を記憶するのに用いら
れる。すなわち本実施例はｎ＝２の場合である。
メモリアレイ２１，２２には半語のメモリデータ
のほかに、当該半語のメモリデータのチエツクビ
ツトＣ（７ビツト）が付加されて記憶される。
する。なお、第１図と同一部分には同一符号を付
して詳細な説明を省略する。第２図のシステムに
おいて２０はメモリ装置であり、１語が例えば64
ビツトのメモリデータが扱われる。２１，２２は
メモリ装置２０を構成するメモリアレイである。
メモリアレイ２１は１語64ビツトのメモリデータ
のうち上位の半語（1/2語）すなわちビツト０〜
ビツト31の32ビツトを記憶するのに用いられ、メ
モリアレイ２２は同じく下位の半語（1/2語）す
なわちビツト32〜ビツト63を記憶するのに用いら
れる。すなわち本実施例はｎ＝２の場合である。
メモリアレイ２１，２２には半語のメモリデータ
のほかに、当該半語のメモリデータのチエツクビ
ツトＣ（７ビツト）が付加されて記憶される。
３０はメモリコントローラである。メモリコン
トローラ３０はメモリ装置２０とシステムバス１
３との間に設けられ、メモリ装置２０に対するメ
モリアクセス制御を行なう。３１，３２はメモリ
コントローラ３０に内蔵されているECC回路で
ある。ECC３１，３２はメモリアレイ２１，２
２、システムバス１３のデータゾーンのビツト０
〜ビツト31、ビツト32〜ビツト63にそれぞれ対応
して設けられている。ECC回路３１，３２はチ
エツクビツトＣの生成、誤り検出、誤り訂正の
ECC動作機能を有している。ECC回路３１，３
２の動作制御はメモリコントローラ３０によつて
行なわれる。３３は比較部（以下、COMPと称
する）である。COMP３３はECC回路３１，３
２の各ECC動作結果（生成されたチエツクビツ
トＣ、誤り検出結果である１ビツトエラーの有無
やマルチビツトエラーの有無を示す信号）を比較
し、一致／不一致を検出する。
トローラ３０はメモリ装置２０とシステムバス１
３との間に設けられ、メモリ装置２０に対するメ
モリアクセス制御を行なう。３１，３２はメモリ
コントローラ３０に内蔵されているECC回路で
ある。ECC３１，３２はメモリアレイ２１，２
２、システムバス１３のデータゾーンのビツト０
〜ビツト31、ビツト32〜ビツト63にそれぞれ対応
して設けられている。ECC回路３１，３２はチ
エツクビツトＣの生成、誤り検出、誤り訂正の
ECC動作機能を有している。ECC回路３１，３
２の動作制御はメモリコントローラ３０によつて
行なわれる。３３は比較部（以下、COMPと称
する）である。COMP３３はECC回路３１，３
２の各ECC動作結果（生成されたチエツクビツ
トＣ、誤り検出結果である１ビツトエラーの有無
やマルチビツトエラーの有無を示す信号）を比較
し、一致／不一致を検出する。
次に本発明の一実施例の動作を説明する。メモ
リコントローラ３０はCPU１４或いはＩ／Ｏ１
５，１６からのメモリアクセス要求に応じてメモ
リアクセス制御を行なう。今、この要求が１語の
メモリデータを読み出す１語（全語）読み出し要
求であるものとする。しかしてメモリコントロー
ラ３０の制御により、メモリアレイ２１から対応
する１語（64ビツト）の上位の半語（ビツト０〜
ビツト31の32ビツト）および当該半語に付加され
たチエツクビツトＣ（７ビツト）が読み出される。
同様にメモリアレイ２２から上記対応する１語の
下位の半語（ビツト32〜ビツト63の32ビツト）お
よび当該半語に付加されたチエツクビツトＣ（７
ビツト）が読み出される。メモリ装置２０（のメ
モリアレイ21）から読み出された上位の半語およ
びそのチエツクビツトＣ（39ビツト）はECC回路
３１に入力され、同じくメモリ装置２０（のメモ
リアレイ２２）から読み出された下位の半語およ
びそのチエツクビツトＣ（39ビツト）はECC回路
３２に入力される。ECC回路３１，３２はこれ
ら入力された半語およびそのチエツクビツトＣに
基づいて誤り検出を行ない、必要があれば誤り訂
正を行ない、それぞれ正しい上位の半語（32ビツ
ト）、下位の半語（32ビツト）を出力する。メモ
リコントローラ３０はECC回路３１から出力さ
れる上位の半語をシステムバス１３のデータゾー
ンのビツト０〜ビツト31のゾーンに送出する一
方、ECC回路３２から出力される下位の半語を
システムバス１３のデータゾーンのビツト32〜ビ
ツト63のゾーンに送出する。したがつて１語読み
出しの場合の動作は、１語を処理対象とする１台
のECCを備えた従来システムとほぼ等しい。１
語読み出しの場合、ECC回路３１，３２の処理
対象となる半語ぽ異なるため、COMP３３の比
較結果は無視されるようになつている。また、
COMP３３の動作を禁止してもよい。
リコントローラ３０はCPU１４或いはＩ／Ｏ１
５，１６からのメモリアクセス要求に応じてメモ
リアクセス制御を行なう。今、この要求が１語の
メモリデータを読み出す１語（全語）読み出し要
求であるものとする。しかしてメモリコントロー
ラ３０の制御により、メモリアレイ２１から対応
する１語（64ビツト）の上位の半語（ビツト０〜
ビツト31の32ビツト）および当該半語に付加され
たチエツクビツトＣ（７ビツト）が読み出される。
同様にメモリアレイ２２から上記対応する１語の
下位の半語（ビツト32〜ビツト63の32ビツト）お
よび当該半語に付加されたチエツクビツトＣ（７
ビツト）が読み出される。メモリ装置２０（のメ
モリアレイ21）から読み出された上位の半語およ
びそのチエツクビツトＣ（39ビツト）はECC回路
３１に入力され、同じくメモリ装置２０（のメモ
リアレイ２２）から読み出された下位の半語およ
びそのチエツクビツトＣ（39ビツト）はECC回路
３２に入力される。ECC回路３１，３２はこれ
ら入力された半語およびそのチエツクビツトＣに
基づいて誤り検出を行ない、必要があれば誤り訂
正を行ない、それぞれ正しい上位の半語（32ビツ
ト）、下位の半語（32ビツト）を出力する。メモ
リコントローラ３０はECC回路３１から出力さ
れる上位の半語をシステムバス１３のデータゾー
ンのビツト０〜ビツト31のゾーンに送出する一
方、ECC回路３２から出力される下位の半語を
システムバス１３のデータゾーンのビツト32〜ビ
ツト63のゾーンに送出する。したがつて１語読み
出しの場合の動作は、１語を処理対象とする１台
のECCを備えた従来システムとほぼ等しい。１
語読み出しの場合、ECC回路３１，３２の処理
対象となる半語ぽ異なるため、COMP３３の比
較結果は無視されるようになつている。また、
COMP３３の動作を禁止してもよい。
次に１語のメモリデータのうちの上位の半語の
読み出しの場合の動作を説明する。メモリコント
ローラ３０は半語読み出しの場合にも（従来例の
メモリコントローラ１０と同様に）１語読み出し
を行なう。これにより、メモリコントローラ３０
には、メモリアレイ２１から読み出された所望の
上位半語およびそのチエツクビツトＣと、メモリ
アレイ２２から読み出された不所望の下位半語お
よびそのチエツクビツトＣとが入力される。
読み出しの場合の動作を説明する。メモリコント
ローラ３０は半語読み出しの場合にも（従来例の
メモリコントローラ１０と同様に）１語読み出し
を行なう。これにより、メモリコントローラ３０
には、メモリアレイ２１から読み出された所望の
上位半語およびそのチエツクビツトＣと、メモリ
アレイ２２から読み出された不所望の下位半語お
よびそのチエツクビツトＣとが入力される。
ところで、１語が64ビツトのメモリデータが扱
われるシステムでは、一般に１語（全語）アクセ
スのほかに1/2（半語）アクセス、1/4アクセス、
１／８アクセスができるように構成されている。そ
して、1/2語、1/4語、または1/8語のメモリデー
タがシステムバスの64ビツトのデータゾーンにお
いて往来するゾーン位置はそれぞれ一義的に決ま
つているのが一般的である。このため、１台の
ECC回路を有する従来のメモリコントローラは、
１語（全語）読み出しでない場合でも１語読み出
しを行ない、この１語に対してECC回路を動作
させ、ECC回路から出力される１語から所望の
ビツト位置の1/2語 1/4語、または1/8語を選択
してシステムバスの所定のゾーン位置に送出する
いわゆるゾーンコントロール機能を有している。
第３図はこのゾーンコントロールについて上位半
語の読み出しを例にとつて示したものである。す
なわち、メモリ装置より読み出された１語64ビツ
トの（誤り訂正後の）メモリデータから第３図の
斜線部ａで示される所望の上位半語（ビツト０〜
ビツト31の32ビツト）がメモリコントローラによ
つて選択される。そして、この選択された上位半
語はシステムバスの64ビツトのデータゾーンの下
位32ビツトのゾーンすなわち第３図の斜線部ｂで
示されるビツト32〜ビツト63のゾーンに送出され
る。したがつて、システムバス１３のデータゾー
ンのビツト０〜ビツト31に対応してECC回路３
１が設けられ、同じくビツト32〜ビツト63に対応
してECC回路３２が設けられている本実施例で
は、半語読み出しの場合、ECC回路３２を動作
させ、ECC回路３２の出力（半語のメモリデー
タ）をシステムバス１３のデータゾーンのビツト
31〜ビツト63の位置に送出する必要があることは
容易に理解されよう。このとき、ECC回路３１
はアイドル状態にあつても何ら問題ないが、本実
施例は上位の半語読み出しにおいてアイドル状態
にあつてもよいECC回路３１をも動作させ、
ECC回路３１，３２の自己診断を行なおうとす
るものである。
われるシステムでは、一般に１語（全語）アクセ
スのほかに1/2（半語）アクセス、1/4アクセス、
１／８アクセスができるように構成されている。そ
して、1/2語、1/4語、または1/8語のメモリデー
タがシステムバスの64ビツトのデータゾーンにお
いて往来するゾーン位置はそれぞれ一義的に決ま
つているのが一般的である。このため、１台の
ECC回路を有する従来のメモリコントローラは、
１語（全語）読み出しでない場合でも１語読み出
しを行ない、この１語に対してECC回路を動作
させ、ECC回路から出力される１語から所望の
ビツト位置の1/2語 1/4語、または1/8語を選択
してシステムバスの所定のゾーン位置に送出する
いわゆるゾーンコントロール機能を有している。
第３図はこのゾーンコントロールについて上位半
語の読み出しを例にとつて示したものである。す
なわち、メモリ装置より読み出された１語64ビツ
トの（誤り訂正後の）メモリデータから第３図の
斜線部ａで示される所望の上位半語（ビツト０〜
ビツト31の32ビツト）がメモリコントローラによ
つて選択される。そして、この選択された上位半
語はシステムバスの64ビツトのデータゾーンの下
位32ビツトのゾーンすなわち第３図の斜線部ｂで
示されるビツト32〜ビツト63のゾーンに送出され
る。したがつて、システムバス１３のデータゾー
ンのビツト０〜ビツト31に対応してECC回路３
１が設けられ、同じくビツト32〜ビツト63に対応
してECC回路３２が設けられている本実施例で
は、半語読み出しの場合、ECC回路３２を動作
させ、ECC回路３２の出力（半語のメモリデー
タ）をシステムバス１３のデータゾーンのビツト
31〜ビツト63の位置に送出する必要があることは
容易に理解されよう。このとき、ECC回路３１
はアイドル状態にあつても何ら問題ないが、本実
施例は上位の半語読み出しにおいてアイドル状態
にあつてもよいECC回路３１をも動作させ、
ECC回路３１，３２の自己診断を行なおうとす
るものである。
メモリコントローラ３０に入力された（メモリ
アレイ２１の出力である）所望の上位半語および
そのチエツクビツトＣは、メモリコントローラ３
０の制御によりECC回路３１，３２の両回路に
入力される。これに対し、（メモリアレイ２２の
出力である）不所望の下位半語およびそのチエツ
クビツトＣはECC回路３１は勿論ECC回路３２
への入力も禁止される。これは、上位の半語また
は下位の半語のいずれか一方を選択してECC回
路３２に導くセレクタを設けることによつて容易
に実現できる。なお、第２図では、セレクタは省
略されている。メモリコントローラ３０はECC
回路３２は勿論、本来アドレス状態にあつてもよ
いECC回路３１をも動作させる。これにより
ECC回路３１，３２は同一データである上記上
位の半語およびチエツクビツトＣに基づいて誤り
検出を行なう。ECC回路３１，３２は誤り検出
の結果として１ビツトエラーの有無、マルチビツ
トエラーの有無を示す信号を出力する。COMP
３３はこれらECC回路３１，３２から出力され
る信号を比較し、一致／不一致を検出する。この
場合、ECC回路３１，３２は上述のように同一
データに基づいて誤り検出を行なつており、した
がつてECC回路３１，３２が共に正常であれば、
COMP３３は一致検出を行なうはずである。す
なわち、COMP３３によつて一致検出がなされ
れば、ECC回路３１，３２は共に正常であり、
COMP３３によつて不一致検出がなされれば
ECC回路３１，３２のいずれかが故障であると
診断できる。ECC回路３１，３２は誤り検出の
結果、誤り訂正が可能であれば誤りビツトを訂正
し、正しい半語の読み出しデータとして出力す
る。メモリコントローラ３０はECC回路３２か
ら出力される半語の読み出しデータをシステムバ
ス１３の64ビツトのデータゾーンのビツト32〜ビ
ツト63のゾーン位置に送出する。これに対し、
ECC回路３１から出力される半語の読み出しデ
ータのシステムバス１３におけるビツト０〜ビツ
ト31のゾーン位置への送出は行なわれない。これ
は、半語読み出しのために従来のメモリコントロ
ーラが有していた機能、すなわちメモリ装置から
全語（１語）を読み出し、この全語（実際には
ECC回路から出力される全語）からの所定のポ
ジシヨン（上位の半語読み出しであればビツト０
〜ビツト31、下位の半語読み出しであればビツト
32〜ビツト63）の半語を選択してシステムバスに
おけるビツト32〜ビツト63のゾーン位置に送出す
るゾーンコントロール機能を利用して簡単に実現
できる。
アレイ２１の出力である）所望の上位半語および
そのチエツクビツトＣは、メモリコントローラ３
０の制御によりECC回路３１，３２の両回路に
入力される。これに対し、（メモリアレイ２２の
出力である）不所望の下位半語およびそのチエツ
クビツトＣはECC回路３１は勿論ECC回路３２
への入力も禁止される。これは、上位の半語また
は下位の半語のいずれか一方を選択してECC回
路３２に導くセレクタを設けることによつて容易
に実現できる。なお、第２図では、セレクタは省
略されている。メモリコントローラ３０はECC
回路３２は勿論、本来アドレス状態にあつてもよ
いECC回路３１をも動作させる。これにより
ECC回路３１，３２は同一データである上記上
位の半語およびチエツクビツトＣに基づいて誤り
検出を行なう。ECC回路３１，３２は誤り検出
の結果として１ビツトエラーの有無、マルチビツ
トエラーの有無を示す信号を出力する。COMP
３３はこれらECC回路３１，３２から出力され
る信号を比較し、一致／不一致を検出する。この
場合、ECC回路３１，３２は上述のように同一
データに基づいて誤り検出を行なつており、した
がつてECC回路３１，３２が共に正常であれば、
COMP３３は一致検出を行なうはずである。す
なわち、COMP３３によつて一致検出がなされ
れば、ECC回路３１，３２は共に正常であり、
COMP３３によつて不一致検出がなされれば
ECC回路３１，３２のいずれかが故障であると
診断できる。ECC回路３１，３２は誤り検出の
結果、誤り訂正が可能であれば誤りビツトを訂正
し、正しい半語の読み出しデータとして出力す
る。メモリコントローラ３０はECC回路３２か
ら出力される半語の読み出しデータをシステムバ
ス１３の64ビツトのデータゾーンのビツト32〜ビ
ツト63のゾーン位置に送出する。これに対し、
ECC回路３１から出力される半語の読み出しデ
ータのシステムバス１３におけるビツト０〜ビツ
ト31のゾーン位置への送出は行なわれない。これ
は、半語読み出しのために従来のメモリコントロ
ーラが有していた機能、すなわちメモリ装置から
全語（１語）を読み出し、この全語（実際には
ECC回路から出力される全語）からの所定のポ
ジシヨン（上位の半語読み出しであればビツト０
〜ビツト31、下位の半語読み出しであればビツト
32〜ビツト63）の半語を選択してシステムバスに
おけるビツト32〜ビツト63のゾーン位置に送出す
るゾーンコントロール機能を利用して簡単に実現
できる。
ところで、ECC回路３１，３２の診断は上位
の半語読み出しの場合に限らず、メモリアレイ２
１内のメモリデータだけが読み出しの対象となつ
ていれば1/4語読み出しや1/8語読み出しの場合で
も行なえることは明らかである。この場合、メモ
リコントローラ３０はECC回路３２から出力さ
れる上位の半語の中から所定のポジシヨンの1/4
語または1/8語を選択し、1/4語読み出しであれば
システムバス１３のデータゾーンのビツト48〜ビ
ツト63、1/8語読み出しであれば同じくビツト56
〜ビツト63のゾーン位置に送出することになる。
の半語読み出しの場合に限らず、メモリアレイ２
１内のメモリデータだけが読み出しの対象となつ
ていれば1/4語読み出しや1/8語読み出しの場合で
も行なえることは明らかである。この場合、メモ
リコントローラ３０はECC回路３２から出力さ
れる上位の半語の中から所定のポジシヨンの1/4
語または1/8語を選択し、1/4語読み出しであれば
システムバス１３のデータゾーンのビツト48〜ビ
ツト63、1/8語読み出しであれば同じくビツト56
〜ビツト63のゾーン位置に送出することになる。
次に、メモリアクセス要求が上位半語の書き込
みである場合の動作を説明する。この場合、上位
半語が格納されるメモリアレイ２１に対応した
ECC回路３１を動作させてチエツクビツトＣを
生成させ、このチエツクビツトＣが付加された半
語をメモリアレイ２１に導く必要があることは容
易に理解されよう。このとき、ECC回路３２は
アイドル状態にあつても何ら問題ないが、本実施
例は上位の半語書き込みにおいて本来アイドル状
態にあつてもよいECC回路３２をも動作させ、
ECC回路３１，３２の自己診断を行なおうとす
るものである。
みである場合の動作を説明する。この場合、上位
半語が格納されるメモリアレイ２１に対応した
ECC回路３１を動作させてチエツクビツトＣを
生成させ、このチエツクビツトＣが付加された半
語をメモリアレイ２１に導く必要があることは容
易に理解されよう。このとき、ECC回路３２は
アイドル状態にあつても何ら問題ないが、本実施
例は上位の半語書き込みにおいて本来アイドル状
態にあつてもよいECC回路３２をも動作させ、
ECC回路３１，３２の自己診断を行なおうとす
るものである。
システムバス１３のデータゾーンのビツト32〜
ビツト63のゾーン位置を介してメモリコントロー
ラ３０に転送される書き込みデータとしての上位
半語は、ECC回路３１，３２の両回路に入力さ
れる。メモリコントローラ３０はECC回路３１
は勿論、本来アイドル状態にあつてもよいECC
回路３２をも動作させる。これによりECC回路
３１，３２は同一データである上記半語に対する
チエツクビツトＣを生成する。COMP３３はこ
れらECC回路３１，３２で生成されるチエツク
ビツトＣを比較し、一致／不一致を検出する。明
らかなように一致していればECC回路３１，３
２は正常であり、不一致であればいずれかが故障
と診断される。ECC回路３１，３２はチエツク
ビツトＣを生成すると、当該チエツクビツトＣを
上記半語に付加して出力する。メモリコントロー
ラ３０はECC回路３１から出力されるチエツク
ビツトＣが付加された半語をメモリアレイ２１の
指定アドレス位置に書き込む。これに対し、
ECC回路３２の出力を書き込む動作は行なわれ
ない。この説明から明らかなように本実施例によ
れば、上位半語の書き込み時にECC回路３１，
３２の診断が行なえ、しかも従来例のように、い
つたん全語（１語）読み出しを行ない、書き込む
べき半語と合成して全語の書き込みを行なう複雑
な手順を不要とすることができ、１回のメモリア
クセスで済む。なお、下位半語の書き込みに対し
ても１回のメモリアクセスで済むことは明らかで
ある。
ビツト63のゾーン位置を介してメモリコントロー
ラ３０に転送される書き込みデータとしての上位
半語は、ECC回路３１，３２の両回路に入力さ
れる。メモリコントローラ３０はECC回路３１
は勿論、本来アイドル状態にあつてもよいECC
回路３２をも動作させる。これによりECC回路
３１，３２は同一データである上記半語に対する
チエツクビツトＣを生成する。COMP３３はこ
れらECC回路３１，３２で生成されるチエツク
ビツトＣを比較し、一致／不一致を検出する。明
らかなように一致していればECC回路３１，３
２は正常であり、不一致であればいずれかが故障
と診断される。ECC回路３１，３２はチエツク
ビツトＣを生成すると、当該チエツクビツトＣを
上記半語に付加して出力する。メモリコントロー
ラ３０はECC回路３１から出力されるチエツク
ビツトＣが付加された半語をメモリアレイ２１の
指定アドレス位置に書き込む。これに対し、
ECC回路３２の出力を書き込む動作は行なわれ
ない。この説明から明らかなように本実施例によ
れば、上位半語の書き込み時にECC回路３１，
３２の診断が行なえ、しかも従来例のように、い
つたん全語（１語）読み出しを行ない、書き込む
べき半語と合成して全語の書き込みを行なう複雑
な手順を不要とすることができ、１回のメモリア
クセスで済む。なお、下位半語の書き込みに対し
ても１回のメモリアクセスで済むことは明らかで
ある。
ところで前記実施例では、データ読み出し時の
ECC回路３１，３２の診断は、メモリアレイ２
１内のメモリデータだけが読み出しの対象となつ
ている場合に行なわれるものとして説明したが、
メモリアレイ２２内のメモリデータだけが読み出
しの対象となつている場合にも応用することがで
きる。ただし、このためには、メモリアレイ２１
から読み出される上位半語とそのチエツクビツ
ト、またはメモリアレイ２２から読み出される下
位半語とそのチエツクビツトのいずれか一方を選
択してECC回路３１に導く手段を設け、メモリ
アレイ２２内のメモリデータだけが読み出しの対
象となつている場合に後者を選択するようにする
必要がある。
ECC回路３１，３２の診断は、メモリアレイ２
１内のメモリデータだけが読み出しの対象となつ
ている場合に行なわれるものとして説明したが、
メモリアレイ２２内のメモリデータだけが読み出
しの対象となつている場合にも応用することがで
きる。ただし、このためには、メモリアレイ２１
から読み出される上位半語とそのチエツクビツ
ト、またはメモリアレイ２２から読み出される下
位半語とそのチエツクビツトのいずれか一方を選
択してECC回路３１に導く手段を設け、メモリ
アレイ２２内のメモリデータだけが読み出しの対
象となつている場合に後者を選択するようにする
必要がある。
また、前記実施例ではメモリ装置が半語のメモ
リデータを格納する２個のメモリアレイから構成
されている場合について説明したが、例えば1/4
語のメモリデータを格納する４個のメモリアレイ
や1/8個のメモリデータを格納する８個のメモリ
アレイで構成されていてもよい。この場合には、
ECC回路を４台、８台とする必要がある。なお、
本発明では書き込み時のECC回路診断機能は必
ずしも必要ではない。
リデータを格納する２個のメモリアレイから構成
されている場合について説明したが、例えば1/4
語のメモリデータを格納する４個のメモリアレイ
や1/8個のメモリデータを格納する８個のメモリ
アレイで構成されていてもよい。この場合には、
ECC回路を４台、８台とする必要がある。なお、
本発明では書き込み時のECC回路診断機能は必
ずしも必要ではない。
以上詳述したように本発明のECC回路診断方
式によれば、１／ｍ語のメモリアクセス時に
ECC回路の診断が行なえるので、エラー分解能
が向上する。
式によれば、１／ｍ語のメモリアクセス時に
ECC回路の診断が行なえるので、エラー分解能
が向上する。
また、本発明によれば、１／ｍ語のメモリライ
トアクセスに際し、当該アクセスに先立つて１語
のメモリリードアクセスを行なう必要がなくなる
ので性能が向上する。
トアクセスに際し、当該アクセスに先立つて１語
のメモリリードアクセスを行なう必要がなくなる
ので性能が向上する。
第１図は従来例を示すブロツク図、第２図は本
発明の一実施例を示すブロツク図、第３図は上位
の半語に対するゾーンコントロールを説明するた
めの図である。 １０，３０……メモリコントローラ、１１，２
１，２２……メモリアレイ、１２，３１，３２…
…ECC回路、１３……システムバス、３３……
比較部（COMP）。
発明の一実施例を示すブロツク図、第３図は上位
の半語に対するゾーンコントロールを説明するた
めの図である。 １０，３０……メモリコントローラ、１１，２
１，２２……メモリアレイ、１２，３１，３２…
…ECC回路、１３……システムバス、３３……
比較部（COMP）。
Claims (1)
- 【特許請求の範囲】 １ １／ｎ（ｎは２以上の整数）語単位でチエツ
クビツトが付加されたｎ個のメモリアレイからな
るメモリ装置と、 このｎ個のメモリアレイに対応して設けられ、
１／ｎ語に対するECC動作を行なうための同数
のECC回路と、 １／ｍ（ただしｍはｍ≧ｎを満足する整数）語
のメモリアクセス時には、対象となる１台の
ECC回路以外のECC回路にも共通の１／ｎ語に
対するECC動作を行なわしめる手段と、 この共通の１／ｎ語に対する上記各ECC回路
のECC動作結果を比較する比較部と、 を具備し、１／ｍ語のメモリアクセス時に上記比
較部の比較結果に基づいて上記ECC回路の診断
を行なうことを特徴とするECC回路診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110404A JPS59743A (ja) | 1982-06-26 | 1982-06-26 | Ｅｃｃ回路診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110404A JPS59743A (ja) | 1982-06-26 | 1982-06-26 | Ｅｃｃ回路診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59743A JPS59743A (ja) | 1984-01-05 |
| JPH045213B2 true JPH045213B2 (ja) | 1992-01-30 |
Family
ID=14534931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110404A Granted JPS59743A (ja) | 1982-06-26 | 1982-06-26 | Ｅｃｃ回路診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59743A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3682758D1 (de) * | 1985-07-01 | 1992-01-16 | Unisys Corp | Fehlererkennung und -korrektur mit integriertem schaltkreis und automatischer selbstkontrolleund verfahren dazu. |
| JPS6296744U (ja) * | 1985-12-05 | 1987-06-20 | ||
| US4827478A (en) * | 1987-11-30 | 1989-05-02 | Tandem Computers Incorporated | Data integrity checking with fault tolerance |
| FR2642883B1 (ja) * | 1989-02-09 | 1995-06-02 | Asahi Optical Co Ltd |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5298434A (en) * | 1976-02-14 | 1977-08-18 | Hitachi Ltd | Correction for memory error |
-
1982
- 1982-06-26 JP JP57110404A patent/JPS59743A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59743A (ja) | 1984-01-05 |
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