JPH0452256U - - Google Patents

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JPH0452256U
JPH0452256U JP9302090U JP9302090U JPH0452256U JP H0452256 U JPH0452256 U JP H0452256U JP 9302090 U JP9302090 U JP 9302090U JP 9302090 U JP9302090 U JP 9302090U JP H0452256 U JPH0452256 U JP H0452256U
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JP
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pulse
data
latch
signal
circuit
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JP9302090U
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【図面の簡単な説明】
第１図は本考案の一実施例を示すブロツク図、
第２図は第１図に示す本考案のデータラツチ回路
の動作を示す図、第３図は従来のデータラツチ回
路の一例を示すブロツク図、第４図ａ，ｂは第３
図に示す従来のデータラツチ回路の動作を示す図
である。 １１〜１３，７１……ＡＮＤゲート、２１〜２
３……パルス化回路、３１〜３３，４１……ＯＲ
ゲート、５１……ラツチ回路、６１……パルス発
生回路、Ｃ１……クロツクパルス、Ｅ……イネー
ブル信号、Ｐ１〜Ｐ３……パルス信号、Ｓ１〜Ｓ
３……ステータス信号、Ｓ１′〜Ｓ３′……パル
ス化されたステータス信号。

Claims (1)

    【実用新案登録請求の範囲】
  1. 連続したステータス信号および所定パルス幅の
    パルス信号によつてデータを受け、前記ステータ
    ス信号を所定パルス幅の信号にパルス化して前記
    パルス信号との論理和をラツチデータとし、この
    ラツチデータの論理和をクロツクパルスとして前
    記ラツチデータをラツチするデータラツチ回路に
    おいて、前記所定パルス幅の期間に複数のパルス
    を発生するパルス発生回路と、前記パルス発生回
    路が出力するパルスおよび前記クロツクパルスの
    論理積を出力する論理回路とを備え、前記論理回
    路の出力に応じて前記ラツチデータをラツチする
    ことを特徴とするデータラツチ回路。
JP9302090U 1990-09-04 1990-09-04 Pending JPH0452256U (ja)

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JP9302090U JPH0452256U (ja) 1990-09-04 1990-09-04

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JPH0452256U true JPH0452256U (ja) 1992-05-01

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ID=31829914

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JP9302090U Pending JPH0452256U (ja) 1990-09-04 1990-09-04

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JP (1) JPH0452256U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH072521U (ja) * 1993-06-10 1995-01-13 ガードレール工業株式会社 仮設防護柵用基台

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH072521U (ja) * 1993-06-10 1995-01-13 ガードレール工業株式会社 仮設防護柵用基台

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