JPH0452652B2 - - Google Patents
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- JPH0452652B2 JPH0452652B2 JP57084713A JP8471382A JPH0452652B2 JP H0452652 B2 JPH0452652 B2 JP H0452652B2 JP 57084713 A JP57084713 A JP 57084713A JP 8471382 A JP8471382 A JP 8471382A JP H0452652 B2 JPH0452652 B2 JP H0452652B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/027—Analogue recording
- G11B5/03—Biasing
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- Filters That Use Time-Delay Elements (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、スイツチツド・キヤパシタと容量を
組み合せてなる時定数回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a time constant circuit that combines a switched capacitor and a capacitor.
VTR、テープレコーダに代表される磁気記録
再生装置の音声回路は音声ヘツドの周波数特性を
補正し、再生周波数特性を平坦にするイコライザ
回路が具備されている。第1図はVTR音声回路
の再生イコライザ特性であり、第2図はそれを実
現する抵抗2,3、容量4からなる時定数回路
で、端子5を入力、端子6出力とすれば、入・出
力の周波数特性を表わす伝達関数は、抵抗2,
3、容量4の値をR1,R2,Cとし、角周波数ω
とすれば
R2+1/jwc/R1+(R2+1/jwc)=R2/R1
+R2・1+1/jwcR2/1+1/jwc(R1+R2)(1)
と表わされる。したがつて高域の遮断周波数は
1/2πcR2、低域の遮断周波数は1/2πc(R1+R2)と
な
るので、各定数を適当に選べば、第1図の特性を
得ることが可能である。 The audio circuits of magnetic recording and reproducing devices such as VTRs and tape recorders are equipped with equalizer circuits that correct the frequency characteristics of the audio head and flatten the reproduction frequency characteristics. Figure 1 shows the playback equalizer characteristics of a VTR audio circuit, and Figure 2 shows a time constant circuit consisting of resistors 2 and 3 and capacitor 4 that realizes this.If terminal 5 is input and terminal 6 is output, the input and The transfer function representing the frequency characteristics of the output is the resistance 2,
3. Let the values of capacitance 4 be R 1 , R 2 , C, and the angular frequency ω
Then, R 2 +1/jwc/R 1 + (R 2 +1/jwc) = R 2 /R 1
+R 2 ·1+1/jwcR 2 /1+1/jwc (R 1 +R 2 ) (1). Therefore, the high-frequency cutoff frequency is 1/2πcR 2 and the low-frequency cutoff frequency is 1/2πc(R 1 +R 2 ), so if each constant is selected appropriately, the characteristics shown in Figure 1 can be obtained. It is possible.
ここで、第2図をICに内蔵することを考えた
場合、第1図のごとく遮断周波数50Hz、1.33kHz
程度にするには時定数c(R1+R2)、cR2の値が大
きく、経済的なICのチツプサイズで実現するこ
とは不可能とされていた。すなわち、これまでの
一般的なICプロセスでは容量は、他の素子に比
べてチツプ占有面積が大きいため、概略200PFを
超えた場合、ICの外付部品としていた。この
200PFを内蔵できたとしても50Hzの低域遮断周波
数を得るには、(R1+R2)は16MΩ、1.33KHzの
高域遮断周波数を得るには、R2の値は600KΩ、
すなわちR1は15.4MΩ、R2は0.6MΩと実現不可能
な値となる。さらに、この高抵抗を実現したとし
ても、抵抗と容量のばらつきは、完全に独立的で
あるので第2図の精度よい時定数空路の内蔵は不
可能であり、通常専用ピンを設け、外付部品とし
ていた。 Here, when considering that Figure 2 is built into an IC, the cutoff frequency is 50Hz and 1.33kHz as shown in Figure 1.
In order to achieve this, the values of the time constants c (R 1 +R 2 ) and cR 2 are large, and it was considered impossible to achieve this with an economical IC chip size. In other words, in conventional IC processes, capacitors occupy a larger chip area than other elements, so capacitors exceeding approximately 200 PF were treated as external components of the IC. this
Even if 200PF were built in, to obtain a low cutoff frequency of 50Hz, (R 1 + R 2 ) would be 16MΩ, and to obtain a high cutoff frequency of 1.33KHz, the value of R 2 would be 600KΩ.
In other words, R 1 is 15.4MΩ and R 2 is 0.6MΩ, which are unrealizable values. Furthermore, even if this high resistance were achieved, variations in resistance and capacitance would be completely independent, so it would be impossible to incorporate a highly accurate time constant air path as shown in Figure 2. It was used as a part.
そこで、発明者らは、第3図のごとくクロツク
信号13で動作するスイツチ7と容量14で実現
する等価的な抵抗(以後スイツチツド・キヤパシ
タと略す)で第2図の抵抗2,3を置換すること
を考えた。 Therefore, the inventors replaced the resistors 2 and 3 in FIG. 2 with an equivalent resistance (hereinafter abbreviated as a switched capacitor) realized by a switch 7 operated by a clock signal 13 and a capacitor 14 as shown in FIG. I thought about that.
第3図において、スイツチ7の開閉はクロツク
信号13で制御される。まずスイツチ7を接点1
0に倒し、端子8側に接続、容量14に、端子8
の電圧を瞬時充電する。次にスイツチ7を接点1
1に倒し、端子9側に接続、容量14の電荷を放
電する。 In FIG. 3, the opening and closing of switch 7 is controlled by a clock signal 13. First, connect switch 7 to contact 1
0, connect to terminal 8 side, connect to capacitor 14, terminal 8
Instantly charges the voltage. Next, connect switch 7 to contact 1
1, connect it to the terminal 9 side, and discharge the charge in the capacitor 14.
ここで、端子8,9の電圧をV1,V2、クロツ
ク周期T、周波数c、容量値Cとすれば、容量1
4の他端が端子8に接続された時の容量14の電
荷はCV1、スイツチ7により容量14の他端が端
子9に接続された時の容量14の電荷はCV2とな
るので、単位時間当りの電荷の移動量の、すなわ
ち電流Iは
I=C/T(V1−V2)
と表わされるので、端子8,9間には、等価的に
Req=V1−V2/I=1/Cc (2)
で表わされる抵抗が挿入されたことになる。ここ
で等価抵抗Reqはクロツク周波数cと容量Cの積
の逆数となるので、容量が小さい程、高抵抗を実
現でき、IC化の場合小さなチツプ占有面積とな
る。たとえば、クロツク周波数100KHz、容量
1PFとすると10MΩとなる。 Here, if the voltages at terminals 8 and 9 are V 1 , V 2 , clock period T, frequency c, and capacitance value C, then the capacitance 1
The charge of the capacitor 14 when the other end of the capacitor 14 is connected to the terminal 8 is CV 1 , and the charge of the capacitor 14 when the other end of the capacitor 14 is connected to the terminal 9 by the switch 7 is CV 2 , so the unit Since the amount of charge movement per time, that is, the current I, is expressed as I=C/T(V 1 -V 2 ), the relationship between terminals 8 and 9 is equivalently Req=V 1 -V 2 /I This means that a resistance expressed as =1/Cc (2) has been inserted. Here, the equivalent resistance Req is the reciprocal of the product of the clock frequency c and the capacitance C, so the smaller the capacitance, the higher the resistance can be achieved, and when integrated into an IC, the chip occupies a smaller area. For example, clock frequency 100KHz, capacity
If it is 1PF, it will be 10MΩ.
以上のように容量とスイツチで構成されるスイ
ツチド・キヤパシタはクロツク周波数さえ適当に
選べば、小さな容量で高抵抗が得られるので、こ
れと容量と組み合せれば、小容量で比較的大きな
時定数を得ることが可能で容量比精度を確保すれ
ば、時定数の精度もよくなる。第4図は、第2図
の抵抗2,3を第3図のスイツチド・キヤパシタ
12で置換したものである。ここで、第2,第3
図と同一機能のものは同一符号を付した。ここで
第2図の抵抗2に相当するものは、スイツチ17
と容量19で構成されるスイツチド・キヤパシタ
15、抵抗3に相当するものは、スイツチ18と
容量20で構成されるスイツチド・キヤパシタ1
6である。また、インバータ22は、クロツク信
号13に対して、スイツチ17,18の動作を互
いに逆相とするためのインバータである。21は
スイツチ17,18が、実線の如く接続されたと
き、端子6が開放状態にならなくするためのホー
ルド容量で、取扱う信号周波数に対して、周波数
特性の影響を受けない程度の小さな容量でよい。 As mentioned above, a switched capacitor consisting of a capacitor and a switch can provide high resistance with a small capacitance as long as the clock frequency is selected appropriately.If this is combined with a capacitor, a relatively large time constant can be obtained with a small capacitance. If it can be obtained and the capacitance ratio accuracy is ensured, the accuracy of the time constant will also be improved. In FIG. 4, the resistors 2 and 3 of FIG. 2 are replaced with the switched capacitor 12 of FIG. 3. In FIG. Here, the second and third
Components with the same functions as those in the figure are given the same reference numerals. Here, the resistor 2 in FIG. 2 is the switch 17.
The switched capacitor 15 consisting of the switch 18 and the capacitor 19 and the resistor 3 correspond to the switched capacitor 1 consisting of the switch 18 and the capacitor 20.
It is 6. The inverter 22 is an inverter for making the switches 17 and 18 operate in opposite phases to each other with respect to the clock signal 13. 21 is a hold capacitor to prevent the terminal 6 from being open when the switches 17 and 18 are connected as shown by the solid line, and is a small capacitor that is not affected by the frequency characteristics with respect to the signal frequency to be handled. good.
以上の構成とすれば、原理的には、完全に第2
図の抵抗2,3をスイツチド・キヤパシタに置換
した等価的な回路となる。すなわち、クロツク周
波数c、容量19,20の値をC1,C2にすれば、
第2式より等価的にR1=1/C1c,R2=1/C2cとな
る。したがつて、第(1)は第(3)式のごとく表わされ
るので
R2/R1+R2・1+1/jwcR2/1+1/jwc(
R1+R2)=C1/C1+C2・1fc/jw C2/C/1+1/jw
/c(C/C1+C/C2)(3)
クロツク周波数cさえ定めれば高域遮断周波は
cC2/C、低域差団周波数は
c/(C/C1+C/C2)
で定まるので、周波数特性は容量4の容量値に対
する容量19,20容量値で決定される。例え
ば、クロツク周波数100KHzとし第1図の低域、
高域遮断周波数、50Hz、1.33KHzを満足するC1,
C2,Cの値を求めてみる。周波数比率より
1.33KHz/50Hz=1/C・cC2/C(1/C1c+1/C
2c)=(1+C2/C1)
となる。 With the above configuration, in principle, the second
This is an equivalent circuit in which the resistors 2 and 3 shown in the figure are replaced with switched capacitors. That is, if the clock frequency c and the values of capacitances 19 and 20 are set to C 1 and C 2 ,
From the second equation, R 1 =1/C 1 c, R 2 =1/C 2 c. Therefore, since equation (1) can be expressed as equation (3), R 2 /R 1 +R 2・1+1/jwcR 2 /1+1/jwc(
R 1 + R 2 )=C 1 /C 1 +C 2・1fc/jw C 2 /C/1+1/jw
/c (C/C 1 +C/C 2 ) (3) Once the clock frequency c is determined, the high cutoff frequency is
Since the low band frequency is determined by cC 2 /C and c/(C/C 1 +C/C 2 ), the frequency characteristics are determined by the capacitance values of capacitors 19 and 20 relative to the capacitance value of capacitor 4. For example, if the clock frequency is 100KHz, the low range in Figure 1,
C 1 that satisfies the high cutoff frequency, 50Hz, 1.33KHz,
Let's find the values of C 2 and C. From the frequency ratio, 1.33KHz/50Hz = 1/C・cC 2 /C (1/C 1 c + 1/C
2 c)=(1+C 2 /C 1 ).
容量比C2/C1=25.6となる。最小容量C1を1PF
とすると、C2=25.6PFとなる。また、Cの値は
低域遮断周波数50Hzを勘案して
2π×50Hz=100KHz/C/0.5P+C/12.6
より306PFとなる。 The capacitance ratio C 2 /C 1 = 25.6. Minimum capacity C 1 to 1PF
Then, C 2 =25.6PF. Further, the value of C is 306PF from 2π×50Hz=100KHz/C/0.5P+C/12.6, taking into account the low cutoff frequency of 50Hz.
以上のように原理的には、第2図を第3図の如
く完全にスイツチツド・キヤパシタで置換するこ
とができ、容量比精度さえとれれは、充分精度よ
く高域、低域の遮断周波数を決定することができ
る。しかしこれらをIC化した場合に数多くの問
題がある。第1に、VTRやテープレコーダの音
声回路のイコライザ回路を実現するには、大きな
容量比を必要とし、高精度化が困難であるばかり
でなく、内蔵容量も大きくなり、ICは経済的な
チツプサイズにならない。すなわち、第4図の構
成において26の最小容量を1PFとしてもC2は
25.6PF、Cは306PFとしなければならなく、総容
量332.6PFにもなる、通常、これらはMOS容量が
用いられるが1PFは概略トランジスタ1個程度に
相当するので、チツプ上に占める容量の面積は極
めて大きいものとなる。さらに容量比は1:20〜
30程度なら、その精度を5%程度にすることもそ
れ程困難ではないが、300程度の容量比の実現は
精度上不可能に近い。 As described above, in principle, Figure 2 can be completely replaced with a switched capacitor as shown in Figure 3, and as long as the capacitance ratio is accurate, the high and low cutoff frequencies can be determined with sufficient accuracy. can do. However, there are many problems when converting these into ICs. First, to realize an equalizer circuit for the audio circuit of a VTR or tape recorder, a large capacitance ratio is required, which not only makes it difficult to achieve high precision, but also requires a large built-in capacity. do not become. In other words, in the configuration shown in Figure 4, even if the minimum capacity of 26 is 1PF, C 2 is
25.6PF, C must be 306PF, and the total capacitance is 332.6PF. Normally, MOS capacitors are used for these, but 1PF is roughly equivalent to one transistor, so the area occupied by the capacitance on the chip is It will be extremely large. Furthermore, the capacity ratio is 1:20 ~
If it is about 30, it is not difficult to achieve an accuracy of about 5%, but achieving a capacity ratio of about 300 is nearly impossible in terms of accuracy.
第2に、ICにおいて、容量は構造上、その端
子の一方に、寄生的な容量が付加され、必ずし
も、第4図は第2図と等価にはならない。すなわ
ち、ICにおけるMOS容量の構造は、第5図に示
すように、P形基板32、N形のエピタキシヤル
層33、P形拡散層34、Al配線35、ゲート
酸化膜36、酸化膜37から構成され、端子3
8,39間に容量41が形成される。ここで、通
常P形基板はICの最低電位、N形エピタキシヤ
ル層は最高電位に接続される。第5図の構造のた
め、P形拡散層とN形エピタキシヤル層はP−
NB接合となり、接合容量40が寄生的に形成さ
れ、等価回路は第6図のごとくなる。この寄生的
な接合容量40の値は、目的とする容量41の値
に対して、無視できない大きさである。また接合
に印加される電圧により、その値も変化するの
で、歪の原因となる。したがつて、容量4,1
9,20,21を構成する第5図の接合側を接地
せずに、アルミ側(ゲート酸化膜側)を接地した
場合、第4図23,24,25,26の如く寄生
容量が付加され、端子5に印加される信号は端子
6では歪を有する信号となる。また、容量はこの
寄生的な容量を考慮して設計しなければならない
が、印加電圧依存性を有しているので高精度容量
比を得ることは困難である。この場合、容量1
9,20,21を構成する第5図の容量構造の接
合側を接地すれば問題ないが、容量4に関して
は、必ずしも所望な特性を得る接続にはならな
い。すなわち容量4のAl側を端子6側に接合側
をスイツチ18側とすれば寄生容量26は除去で
きるが、代りに寄生容量27が付加されるため、
同様に第4図は、第2図と等価にならないばかり
でなく、寄生容量27の歪が問題となる。 Second, in an IC, a parasitic capacitance is added to one of the terminals due to the structure of the capacitor, so FIG. 4 is not necessarily equivalent to FIG. 2. That is, as shown in FIG. 5, the structure of the MOS capacitor in the IC consists of a P-type substrate 32, an N-type epitaxial layer 33, a P-type diffusion layer 34, an Al wiring 35, a gate oxide film 36, and an oxide film 37. configured, terminal 3
A capacitor 41 is formed between 8 and 39. Here, the P-type substrate is usually connected to the lowest potential of the IC, and the N-type epitaxial layer is connected to the highest potential. Due to the structure shown in Figure 5, the P-type diffusion layer and the N-type epitaxial layer are P-
An NB junction is formed, and a junction capacitance 40 is formed parasitically, and the equivalent circuit becomes as shown in FIG. The value of this parasitic junction capacitance 40 is not negligible compared to the value of the target capacitance 41. Furthermore, the value changes depending on the voltage applied to the junction, which causes distortion. Therefore, the capacity 4,1
If the aluminum side (gate oxide film side) is grounded without grounding the junction side shown in FIG. , the signal applied to terminal 5 becomes a distorted signal at terminal 6. Further, the capacitance must be designed taking this parasitic capacitance into consideration, but it is difficult to obtain a highly accurate capacitance ratio since it has dependence on applied voltage. In this case, capacity 1
There is no problem if the junction side of the capacitor structure shown in FIG. 5, which constitutes capacitors 9, 20, and 21, is grounded, but as for capacitor 4, the connection does not necessarily provide the desired characteristics. That is, if the Al side of the capacitor 4 is set to the terminal 6 side and the junction side is set to the switch 18 side, the parasitic capacitance 26 can be removed, but a parasitic capacitance 27 is added instead.
Similarly, FIG. 4 is not only not equivalent to FIG. 2, but also has the problem of distortion due to the parasitic capacitance 27.
以上のように、抵抗と容量で構成される時定数
回路をスイツチツド・キヤパシタ化する場合、抵
抗を単にスイツチツド・キヤパシタで置換しただ
けでは、実現性に乏しい。 As described above, when converting a time constant circuit consisting of a resistor and a capacitor into a switched capacitor, simply replacing the resistor with a switched capacitor is not very practical.
本発明の目的は、上記した従来技術の欠点をな
くし、スイツチツド・キヤパシタを用い精度のよ
い時定数回路を提供するものである。 SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-mentioned drawbacks of the prior art and provide a highly accurate time constant circuit using a switched capacitor.
本発明の主眼は、時定数回路を構成する抵抗を
クロツク信号で動作するスイツチと容量にて実現
する等価的な抵抗に置換し、その時定数精度をミ
ラ容量効果を利用して向上させ、このときの時定
数回路の構成素子の接続法を明らかにし、経済的
なチツプサイズでICに内蔵できる時定数回路を
提供するにある。すなわち、本発明においては、
少なくもと2つの抵抗と1つの容量からなる時定
数回路において、該2つの抵抗をスイツチツド・
キヤパシタで構成し、かつ上記容量を、ほぼ一定
利得の増幅器と該増幅器の入出力間に挿入された
容量からなるミラ容量回路で構成する。 The main purpose of the present invention is to replace the resistor constituting the time constant circuit with an equivalent resistor realized by a switch operated by a clock signal and a capacitor, and improve the time constant accuracy by using the Mira capacitance effect. The purpose of this invention is to clarify the method of connecting the components of a time constant circuit, and to provide a time constant circuit that can be built into an IC with an economical chip size. That is, in the present invention,
In a time constant circuit consisting of at least two resistors and one capacitor, the two resistors are switched
The capacitor is constituted by a Mira capacitor circuit consisting of an amplifier with a substantially constant gain and a capacitor inserted between the input and output of the amplifier.
第7図は、本発明の実施例を示す原理ブロツク
図で、第4図と同一機能を有するものは、同一符
号を付した。ここで、前述の各種寄生容量の影響
をさけるため、容量19,20,21,27の第
5,第6図で示す構成の接合側を、図示のように
接地またはインピーダンスの低い方に接続し、等
価的に寄生量23,24,25,28を除去して
ある。 FIG. 7 is a principle block diagram showing an embodiment of the present invention, and parts having the same functions as those in FIG. 4 are given the same reference numerals. Here, in order to avoid the effects of the various parasitic capacitances mentioned above, connect the junction sides of the capacitors 19, 20, 21, and 27 of the configuration shown in FIGS. 5 and 6 to the ground or to the lower impedance as shown in the figure. , the parasitic amounts 23, 24, 25, and 28 are equivalently removed.
また、精度よいIC内蔵イコライザ回路を実現
するため、第4図の容量4とスイツチツド・キヤ
パシタ16の挿入箇所、接続点を変更し、ミラ容
量回路を実現しやすいよう工夫してある。さらに
スイツチツド・キヤパシタのIC化を考えた場合、
直結回路が一般的であるので、直流に重畳する信
号の処理を考慮する必要があり、直流電源32に
信号を31を重畳してある。この電源は容量27
とともにミラ容量を構成する増幅器29を差動増
幅器構成としたときのバイアス電源を兼ねてい
る。かかる構成とした場合、容量27の容量値
C3、増幅器29の増幅度をAとすれば、端子3
0と接地間に等価的に挿入される容量値C4(1+
A)C3となる。したがつて前述のように第1図
のイコライザ特性を実現するには、容量C1,C2
および端子30における等価的な容量C4の容量
比を
C1:C2:C4=1:25.6:306
としなければならないが、C4はミラ容量である
ので、実際の容量27の値C3は必要容量の
1/(1+A)でよい。すなわち
C1:C2:C4=C1:C2:(1+A)C3
=1:25.6:(1+A)306/1+A
となるので、増幅器29の増幅度に応じて、容量
比率を小さくすることができ、増幅度さえ正確に
設定できれば、容量比の高精度化が可能となる。
例えば増幅度Aを9倍とすれば、実際の容量
C1:C2:C3の容量比は1:25.6:30.6とすること
ができる。この程度の容量比では前述したように
±5%にすることは容易である。また増幅器19
の増幅度は一般に増幅器を構成する抵抗の抵抗比
で決定でき、その精度は抵抗比20程度ならば5%
以内とすることは同様に容易であり、1:25.6:
306の容量比精度はワースト10%とすることがで
きる。 In addition, in order to realize a highly accurate equalizer circuit with a built-in IC, the insertion points and connection points of the capacitor 4 and the switched capacitor 16 in FIG. 4 have been changed to make it easier to realize a Mira capacitor circuit. Furthermore, when considering the conversion of switched capacitors to ICs,
Since a direct-coupled circuit is common, it is necessary to consider the processing of the signal superimposed on the direct current, so a signal 31 is superimposed on the direct current power supply 32. This power supply has a capacity of 27
It also serves as a bias power supply when the amplifier 29 constituting the Mira capacitor is configured as a differential amplifier. In such a configuration, the capacitance value of capacitance 27
C 3 , if the amplification degree of the amplifier 29 is A, then the terminal 3
The capacitance value C 4 (1+
A) It becomes C 3 . Therefore, as mentioned above, in order to realize the equalizer characteristics shown in Figure 1, the capacitances C 1 and C 2 must be
The capacitance ratio of equivalent capacitance C 4 at terminal 30 must be C 1 :C 2 :C 4 =1:25.6:306, but since C 4 is a Mira capacitance, the actual value of capacitance 27 C 3 may be 1/(1+A) of the required capacity. In other words, C 1 : C 2 : C 4 = C 1 : C 2 : (1+A) C 3 = 1:25.6: (1+A) 306/1+A, so the capacitance ratio is reduced according to the amplification degree of the amplifier 29. If the amplification degree can be set accurately, the capacitance ratio can be highly accurate.
For example, if the amplification degree A is 9 times, the actual capacity is
The capacitance ratio of C 1 :C 2 :C 3 can be 1:25.6:30.6. With this level of capacitance ratio, it is easy to set the capacitance ratio to ±5% as described above. Also, the amplifier 19
The degree of amplification can generally be determined by the resistance ratio of the resistors that make up the amplifier, and its accuracy is 5% if the resistance ratio is about 20.
It is equally easy to make it within 1:25.6:
The capacitance ratio accuracy of 306 can be set to the worst 10%.
さらに、ICにおいては、容量のチツプ上に占
める面積は、抵抗、トランジスタ等の素子に比べ
て大きく、概略1PFが他のアナログ素子1個分に
相当し、工夫なしに第1図の特性をスイツチツ
ド・キヤパシタで実現すると最小容量1PFとして
も、最大容量、306PFは、306素子相当し、経済
的でない。しかし、ミラ容量を用いればその容量
値は増幅度分の1にすることが出来る。普通の演
算増幅器の素子数は高々20素子程度で実現できる
ので、チツプ面積にもミラ容量を構成した方がチ
ツプ面積的にも得策である。 Furthermore, in an IC, the area occupied by a capacitor on a chip is larger than that of elements such as resistors and transistors, and approximately 1 PF is equivalent to one other analog element.・If realized with a capacitor, even if the minimum capacity is 1PF, the maximum capacity, 306PF, is equivalent to 306 elements, which is not economical. However, if a Mira capacitor is used, the capacitance value can be reduced to one factor of the amplification degree. Since a normal operational amplifier can be realized with a maximum of 20 elements, it is better in terms of chip area to configure Mira capacitors in the chip area as well.
例えば、増幅度を9とすれば、C3は30.6PFで
よく、増幅は20素子程度で実現できるので、1PF
を1素子と換算すれば306素子を50素子程度にす
ることができる。 For example, if the amplification degree is 9, C3 needs only 30.6PF, and amplification can be achieved with about 20 elements, so 1PF
If this is converted into one element, 306 elements can be reduced to about 50 elements.
ここで、スイツチツド・キヤパシタを用いた回
路において、ミラ容量を利用する場合、いくつか
の工夫が必要である。まず、第1に、容量27を
増幅器29とともに正確なミラ容量値とするため
には、寄生容量28の影響を無くしなければなら
ない。このためには、容量27の接合側を増幅器
29の出力側に接続するとともに、この容量を充
分駆動できる増幅器29にすればよい。 Here, when using Mira capacitance in a circuit using a switched capacitor, some measures are required. First, in order to make the capacitance 27 and the amplifier 29 have accurate Mira capacitance values, the influence of the parasitic capacitance 28 must be eliminated. For this purpose, the junction side of the capacitor 27 may be connected to the output side of the amplifier 29, and the amplifier 29 may be configured to be capable of sufficiently driving this capacitor.
第2に、増幅器29は超高入力インピーダンス
で、端子30に入力する信号レベルに対して充分
大きな出力のダイナミツクレンジを持つものとし
なければならない。第3に、スイツチ18が破線
のごとく接続されたとき、増幅器29は容量27
を介して、フル・フイードバツクの状態となるの
で、このときにも発振のない増幅器にしなければ
ならない。 Second, the amplifier 29 must have an extremely high input impedance and a sufficiently large output dynamic range relative to the signal level input to the terminal 30. Thirdly, when the switch 18 is connected as shown in the broken line, the amplifier 29 has a capacitance of 27
Since full feedback is achieved through the oscillation, the amplifier must be oscillated-free even at this time.
第8図は、上記第1,第2,第3の条件を満た
すミラ容量を実現するための増幅器である。 FIG. 8 shows an amplifier for realizing Mira capacitance that satisfies the first, second, and third conditions described above.
まず、第1の条件である超高入力インピーダン
ス化を計るために、MOS−FER35を入力に設
置してある。第2の条件である出力のダイナミツ
クレンジを増大させるため、一点鎖線に対して、
ほぼ対称回路になるようにし、端子52には、第
7図の直流電源32を印加し、端子30に表われ
る直流電圧と同じになるようにし、さらにこの電
圧は、出力抵抗51を介して、出力端子53のバ
イアス電圧を与えている。このような構成におい
て、抵抗47と48、抵抗49と50の値を同一
にしておけば、MOSFET35と36も同じにな
り、トランジスタ41,42の直流ベース電圧も
等しくなるのでトランジスタ41と42に流れる
電流も等しい。ここで抵抗46と47も同じ値と
しておけば、ダイオード接続PNPトランジスタ
44に流れる電流と同一電流がPNPトランジス
タ43に流れ、結局PNPトランジスタ43の供
給電流とトランジスタ41の吸込電流が等しくな
るので直流電源32からの電流の流出入はないの
で抵抗51の直流的な電圧降下はないので端子5
3の直流電圧は直流電源32の電圧となる。した
がつて、抵抗51には、端子30に入力する信号
変化の分だけ、電流変化が表わされるので、直流
電源32の電圧を電源供給端子34の電圧の1/2
に選んでおけば、最も大きなダイナミツクレンジ
になる。さらに本構成において、通常ICプロセ
スでは周波数特性が充分でないとされている
PNPトランジスタは、増幅素子として用いてい
ないので、フル帰還による発振がない。 First, in order to achieve the first condition of ultra-high input impedance, a MOS-FER 35 is installed at the input. In order to increase the second condition, the dynamic range of the output,
The DC power supply 32 shown in FIG. A bias voltage is applied to the output terminal 53. In such a configuration, if the values of the resistors 47 and 48 and the resistors 49 and 50 are the same, the MOSFETs 35 and 36 will also be the same, and the DC base voltages of the transistors 41 and 42 will also be the same, so that the current flows to the transistors 41 and 42. The currents are also equal. If the resistors 46 and 47 are also set to the same value, the same current as that flowing through the diode-connected PNP transistor 44 will flow through the PNP transistor 43, and the supply current of the PNP transistor 43 and the sink current of the transistor 41 will eventually become equal, so the DC power supply Since there is no current flowing in or out from terminal 32, there is no DC voltage drop across resistor 51.
The DC voltage No. 3 becomes the voltage of the DC power supply 32. Therefore, since the resistor 51 exhibits a current change corresponding to the change in the signal input to the terminal 30, the voltage of the DC power supply 32 is reduced to 1/2 of the voltage of the power supply terminal 34.
If you choose it, it will be the biggest dynamic cleanse. Furthermore, in this configuration, it is said that the frequency characteristics are not sufficient in the normal IC process.
Since the PNP transistor is not used as an amplification element, there is no oscillation due to full feedback.
ミラ容量を実現するだけならば、増幅器に対す
る配慮は特に必要ないが、、スイツチツド・キヤ
パシタ回路において、ミラ容量を実現するには、
本発明に示すごとく特別の工夫が必要となる。 If you only want to achieve Mira capacitance, there is no need to pay special attention to the amplifier, but in order to achieve Mira capacitance in a switched capacitor circuit,
As shown in the present invention, special measures are required.
以上のように、本発明によれば、音声周波数を
扱うような大時定数回路のICへの内蔵を可能と
し、しかも経済的なチツプサイズで精度よく実現
することができる。 As described above, according to the present invention, it is possible to incorporate a large time constant circuit that handles audio frequencies into an IC, and moreover, it can be realized with high accuracy with an economical chip size.
第1図はVTR音声回路の再生イコライザ特性
図、第2図はイコライザを実現するための時定数
回路を示す図、第3図はスイツチツド・キヤパシ
タの原理図、第4図は第2図の抵抗をスイツチツ
ド・キヤパシタに置換した回路、第5図はMOS
容量の構造図、第6図はその等価回路を示す図、
第7図は本発明の具体的な実施例を示す図、第8
図は本発明のミラ容量を実現するための増幅器を
示す図である。
1:イコライザ・周波数特性、、2,3:抵抗、
4:容量、5,6:端子、7:スイツチ、12,
15,16,18:スイツツチツド・キヤパシ
タ、13:クロツク信号、27:容量、29:増
幅器。
Figure 1 is a reproduction equalizer characteristic diagram of a VTR audio circuit, Figure 2 is a diagram showing a time constant circuit to realize an equalizer, Figure 3 is a principle diagram of a switched capacitor, and Figure 4 is the resistance of Figure 2. Figure 5 shows a circuit in which MOS is replaced with a switched capacitor.
A structural diagram of the capacitor, Figure 6 is a diagram showing its equivalent circuit,
FIG. 7 is a diagram showing a specific embodiment of the present invention, and FIG.
The figure is a diagram showing an amplifier for realizing the Mira capacitance of the present invention. 1: Equalizer/frequency characteristics, 2, 3: Resistance,
4: Capacity, 5, 6: Terminal, 7: Switch, 12,
15, 16, 18: switched capacitor, 13: clock signal, 27: capacitor, 29: amplifier.
Claims (1)
で動作するスイツチにより、第1の端子と第2の
端子に切り換えられるスイツチド・キヤパシタを
2個有し、 第1のスイツチド・キヤパシタの第1の端子を
入力端子とし、第2の端子を第2のスイツチド・
キヤパシタの第1の端子に接続して出力端とし、
かつ該第2のスイツチド・キヤパシタの該第2の
端子に、ほぼ一定利得の増幅器と、該増幅器の入
出力端子間に挿入された容量とからなるミラ容量
回路とを接続し、 上記第1、第2のスイツチド・キヤパシタを構
成する上記容量はMOS容量であつて、該MOS容
量の接合側を接地し、ゲート酸化膜側を上記他端
とするとともに、 上記ミラ容量回路の容量をMOS容量とし、該
MOS容量のゲート酸化膜側を上記増幅器の入力
端子側とし、接合側を出力端子側とし、 上記増幅器は、第1のMOS−FETのゲートを
上記増幅器の入力端子として、そのドレインを電
源端子に、そのソースを第1の定電流源に夫々接
続し、 該第1のMOS−FETのソースと該第1の定電
流源との接続点を第1のエミツタ接地増幅器をな
すNPN型の第1のトランジスタのベースに接続
し、該第1のトランジスタのコレクタを上記増幅
器の出力端子と、第2のトランジスタのコレクタ
と、抵抗を介して基準電圧源とに接続し、 第2のMOS−FETのゲートを該基準電圧源に
接続し、該第2のMOS−FETのドレイン上記電
源端子に、そのソースを第2の定電流源に夫々接
続し、 該第2のMOS−FETのソースと該第2の定電
流源との接続点を第2のエミツタ接地増幅器をな
すNPN型の第3のトランジスタのベースに接続
し、該第3のトランジスタのコレクタを上記第2
のトランジスタとともにカレントミラ回路をなす
第4のトランジスタのコレクタに接続してなるこ
とを特徴とする時定数回路。[Claims] 1. Two switched capacitors, one end of which is grounded and the other end of which is switched between a first terminal and a second terminal by a switch operated by a clock signal, the first switched capacitor being・The first terminal of the capacitor is used as the input terminal, and the second terminal is used as the second switched terminal.
Connect it to the first terminal of the capacitor as an output terminal,
and connecting to the second terminal of the second switched capacitor a Mira capacitor circuit consisting of an amplifier with a substantially constant gain and a capacitor inserted between the input and output terminals of the amplifier; The above capacitor constituting the second switched capacitor is a MOS capacitor, the junction side of the MOS capacitor is grounded, the gate oxide film side is the other end, and the capacitor of the Mira capacitor circuit is the MOS capacitor. , applicable
The gate oxide film side of the MOS capacitor is used as the input terminal side of the amplifier, and the junction side is used as the output terminal side. , the sources of which are connected to a first constant current source, and the connection point between the source of the first MOS-FET and the first constant current source is connected to a first NPN type transistor constituting a first common emitter amplifier. The collector of the first transistor is connected to the output terminal of the amplifier, the collector of the second transistor, and a reference voltage source via a resistor, and the collector of the first transistor is connected to the base of the transistor of the second MOS-FET. A gate of the second MOS-FET is connected to the reference voltage source, a drain of the second MOS-FET is connected to the power supply terminal, and a source of the second MOS-FET is connected to the second constant current source. The connection point with the constant current source No. 2 is connected to the base of a third NPN type transistor constituting the second common emitter amplifier, and the collector of the third transistor is connected to the second constant current source.
A time constant circuit characterized in that the time constant circuit is connected to the collector of a fourth transistor forming a current mirror circuit together with the transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084713A JPS58203616A (en) | 1982-05-21 | 1982-05-21 | time constant circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084713A JPS58203616A (en) | 1982-05-21 | 1982-05-21 | time constant circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58203616A JPS58203616A (en) | 1983-11-28 |
| JPH0452652B2 true JPH0452652B2 (en) | 1992-08-24 |
Family
ID=13838301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57084713A Granted JPS58203616A (en) | 1982-05-21 | 1982-05-21 | time constant circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58203616A (en) |
-
1982
- 1982-05-21 JP JP57084713A patent/JPS58203616A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58203616A (en) | 1983-11-28 |
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