JPH0452652B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、スイツチツド・キヤパシタと容量を
組み合せてなる時定数回路に関する。

VTR、テープレコーダに代表される磁気記録
再生装置の音声回路は音声ヘツドの周波数特性を
補正し、再生周波数特性を平坦にするイコライザ
回路が具備されている。第１図はVTR音声回路
の再生イコライザ特性であり、第２図はそれを実
現する抵抗２，３、容量４からなる時定数回路
で、端子５を入力、端子６出力とすれば、入・出
力の周波数特性を表わす伝達関数は、抵抗２，
３、容量４の値をR₁，R₂，Ｃとし、角周波数ω
とすれば R₂＋１／jwc／R₁＋（R₂＋１／jwc）＝R₂／R₁
＋R₂・１＋１／jwcR₂／１＋１／jwc（R₁＋R₂）(1) と表わされる。したがつて高域の遮断周波数は
１／2πcR₂、低域の遮断周波数は１／2πc（R₁＋R₂）と
な るので、各定数を適当に選べば、第１図の特性を
得ることが可能である。

ここで、第２図をICに内蔵することを考えた
場合、第１図のごとく遮断周波数50Hz、1.33kHz
程度にするには時定数ｃ（R₁＋R₂）、cR₂の値が大
きく、経済的なICのチツプサイズで実現するこ
とは不可能とされていた。すなわち、これまでの
一般的なICプロセスでは容量は、他の素子に比
べてチツプ占有面積が大きいため、概略200PFを
超えた場合、ICの外付部品としていた。この
200PFを内蔵できたとしても50Hzの低域遮断周波
数を得るには、（R₁＋R₂）は16MΩ、1.33KHzの
高域遮断周波数を得るには、R₂の値は600KΩ、
すなわちR₁は15.4MΩ、R₂は0.6MΩと実現不可能
な値となる。さらに、この高抵抗を実現したとし
ても、抵抗と容量のばらつきは、完全に独立的で
あるので第２図の精度よい時定数空路の内蔵は不
可能であり、通常専用ピンを設け、外付部品とし
ていた。

そこで、発明者らは、第３図のごとくクロツク
信号１３で動作するスイツチ７と容量１４で実現
する等価的な抵抗（以後スイツチツド・キヤパシ
タと略す）で第２図の抵抗２，３を置換すること
を考えた。

第３図において、スイツチ７の開閉はクロツク
信号１３で制御される。まずスイツチ７を接点１
０に倒し、端子８側に接続、容量１４に、端子８
の電圧を瞬時充電する。次にスイツチ７を接点１
１に倒し、端子９側に接続、容量１４の電荷を放
電する。

ここで、端子８，９の電圧をV₁，V₂、クロツ
ク周期Ｔ、周波数c、容量値Ｃとすれば、容量１
４の他端が端子８に接続された時の容量１４の電
荷はCV₁、スイツチ７により容量１４の他端が端
子９に接続された時の容量１４の電荷はCV₂とな
るので、単位時間当りの電荷の移動量の、すなわ
ち電流Ｉは Ｉ＝Ｃ／Ｔ（V₁−V₂） と表わされるので、端子８，９間には、等価的に Req＝V₁−V₂／Ｉ＝１／Cc (2) で表わされる抵抗が挿入されたことになる。ここ
で等価抵抗Reqはクロツク周波数cと容量Ｃの積
の逆数となるので、容量が小さい程、高抵抗を実
現でき、IC化の場合小さなチツプ占有面積とな
る。たとえば、クロツク周波数100KHz、容量
1PFとすると10MΩとなる。

以上のように容量とスイツチで構成されるスイ
ツチド・キヤパシタはクロツク周波数さえ適当に
選べば、小さな容量で高抵抗が得られるので、こ
れと容量と組み合せれば、小容量で比較的大きな
時定数を得ることが可能で容量比精度を確保すれ
ば、時定数の精度もよくなる。第４図は、第２図
の抵抗２，３を第３図のスイツチド・キヤパシタ
１２で置換したものである。ここで、第２，第３
図と同一機能のものは同一符号を付した。ここで
第２図の抵抗２に相当するものは、スイツチ１７
と容量１９で構成されるスイツチド・キヤパシタ
１５、抵抗３に相当するものは、スイツチ１８と
容量２０で構成されるスイツチド・キヤパシタ１
６である。また、インバータ２２は、クロツク信
号１３に対して、スイツチ１７，１８の動作を互
いに逆相とするためのインバータである。２１は
スイツチ１７，１８が、実線の如く接続されたと
き、端子６が開放状態にならなくするためのホー
ルド容量で、取扱う信号周波数に対して、周波数
特性の影響を受けない程度の小さな容量でよい。

以上の構成とすれば、原理的には、完全に第２
図の抵抗２，３をスイツチド・キヤパシタに置換
した等価的な回路となる。すなわち、クロツク周
波数c、容量１９，２０の値をC₁，C₂にすれば、
第２式より等価的にR₁＝１／C₁c，R₂＝１／C₂cとな る。したがつて、第(1)は第(3)式のごとく表わされ
るので R₂／R₁＋R₂・１＋１／jwcR₂／１＋１／jwc（
R₁＋R₂）＝C₁／C₁＋C₂・１fc／jw C₂／Ｃ／１＋１／jw
／c（Ｃ／C₁＋Ｃ／C₂）(3) クロツク周波数cさえ定めれば高域遮断周波は
cC₂／Ｃ、低域差団周波数は c／（Ｃ／C₁＋Ｃ／C₂） で定まるので、周波数特性は容量４の容量値に対
する容量１９，２０容量値で決定される。例え
ば、クロツク周波数100KHzとし第１図の低域、
高域遮断周波数、50Hz、1.33KHzを満足するC₁，
C₂，Ｃの値を求めてみる。周波数比率より 1.33KHz／50Hz＝１／Ｃ・cC₂／Ｃ（１／C₁c＋１／C
₂c）＝（１＋C₂／C₁） となる。

容量比C₂／C₁＝25.6となる。最小容量C₁を1PF
とすると、C₂＝25.6PFとなる。また、Ｃの値は
低域遮断周波数50Hzを勘案して 2π×50Hz＝100KHz／Ｃ／0.5P＋Ｃ／12.6 より306PFとなる。

以上のように原理的には、第２図を第３図の如
く完全にスイツチツド・キヤパシタで置換するこ
とができ、容量比精度さえとれれは、充分精度よ
く高域、低域の遮断周波数を決定することができ
る。しかしこれらをIC化した場合に数多くの問
題がある。第１に、VTRやテープレコーダの音
声回路のイコライザ回路を実現するには、大きな
容量比を必要とし、高精度化が困難であるばかり
でなく、内蔵容量も大きくなり、ICは経済的な
チツプサイズにならない。すなわち、第４図の構
成において26の最小容量を1PFとしてもC₂は
25.6PF、Ｃは306PFとしなければならなく、総容
量332.6PFにもなる、通常、これらはMOS容量が
用いられるが1PFは概略トランジスタ１個程度に
相当するので、チツプ上に占める容量の面積は極
めて大きいものとなる。さらに容量比は１：20〜
30程度なら、その精度を５％程度にすることもそ
れ程困難ではないが、300程度の容量比の実現は
精度上不可能に近い。

第２に、ICにおいて、容量は構造上、その端
子の一方に、寄生的な容量が付加され、必ずし
も、第４図は第２図と等価にはならない。すなわ
ち、ICにおけるMOS容量の構造は、第５図に示
すように、Ｐ形基板３２、Ｎ形のエピタキシヤル
層３３、Ｐ形拡散層３４、Al配線３５、ゲート
酸化膜３６、酸化膜３７から構成され、端子３
８，３９間に容量４１が形成される。ここで、通
常Ｐ形基板はICの最低電位、Ｎ形エピタキシヤ
ル層は最高電位に接続される。第５図の構造のた
め、Ｐ形拡散層とＮ形エピタキシヤル層はＰ−
NB接合となり、接合容量４０が寄生的に形成さ
れ、等価回路は第６図のごとくなる。この寄生的
な接合容量４０の値は、目的とする容量４１の値
に対して、無視できない大きさである。また接合
に印加される電圧により、その値も変化するの
で、歪の原因となる。したがつて、容量４，１
９，２０，２１を構成する第５図の接合側を接地
せずに、アルミ側（ゲート酸化膜側）を接地した
場合、第４図２３，２４，２５，２６の如く寄生
容量が付加され、端子５に印加される信号は端子
６では歪を有する信号となる。また、容量はこの
寄生的な容量を考慮して設計しなければならない
が、印加電圧依存性を有しているので高精度容量
比を得ることは困難である。この場合、容量１
９，２０，２１を構成する第５図の容量構造の接
合側を接地すれば問題ないが、容量４に関して
は、必ずしも所望な特性を得る接続にはならな
い。すなわち容量４のAl側を端子６側に接合側
をスイツチ１８側とすれば寄生容量２６は除去で
きるが、代りに寄生容量２７が付加されるため、
同様に第４図は、第２図と等価にならないばかり
でなく、寄生容量２７の歪が問題となる。

以上のように、抵抗と容量で構成される時定数
回路をスイツチツド・キヤパシタ化する場合、抵
抗を単にスイツチツド・キヤパシタで置換しただ
けでは、実現性に乏しい。

本発明の目的は、上記した従来技術の欠点をな
くし、スイツチツド・キヤパシタを用い精度のよ
い時定数回路を提供するものである。

本発明の主眼は、時定数回路を構成する抵抗を
クロツク信号で動作するスイツチと容量にて実現
する等価的な抵抗に置換し、その時定数精度をミ
ラ容量効果を利用して向上させ、このときの時定
数回路の構成素子の接続法を明らかにし、経済的
なチツプサイズでICに内蔵できる時定数回路を
提供するにある。すなわち、本発明においては、
少なくもと２つの抵抗と１つの容量からなる時定
数回路において、該２つの抵抗をスイツチツド・
キヤパシタで構成し、かつ上記容量を、ほぼ一定
利得の増幅器と該増幅器の入出力間に挿入された
容量からなるミラ容量回路で構成する。

第７図は、本発明の実施例を示す原理ブロツク
図で、第４図と同一機能を有するものは、同一符
号を付した。ここで、前述の各種寄生容量の影響
をさけるため、容量１９，２０，２１，２７の第
５，第６図で示す構成の接合側を、図示のように
接地またはインピーダンスの低い方に接続し、等
価的に寄生量２３，２４，２５，２８を除去して
ある。

また、精度よいIC内蔵イコライザ回路を実現
するため、第４図の容量４とスイツチツド・キヤ
パシタ１６の挿入箇所、接続点を変更し、ミラ容
量回路を実現しやすいよう工夫してある。さらに
スイツチツド・キヤパシタのIC化を考えた場合、
直結回路が一般的であるので、直流に重畳する信
号の処理を考慮する必要があり、直流電源３２に
信号を３１を重畳してある。この電源は容量２７
とともにミラ容量を構成する増幅器２９を差動増
幅器構成としたときのバイアス電源を兼ねてい
る。かかる構成とした場合、容量２７の容量値
C₃、増幅器２９の増幅度をＡとすれば、端子３
０と接地間に等価的に挿入される容量値C₄（１＋
Ａ）C₃となる。したがつて前述のように第１図
のイコライザ特性を実現するには、容量C₁，C₂
および端子３０における等価的な容量C₄の容量
比を C₁：C₂：C₄＝１：25.6：306 としなければならないが、C₄はミラ容量である
ので、実際の容量２７の値C₃は必要容量の
１／（１＋Ａ）でよい。すなわち C₁：C₂：C₄＝C₁：C₂：（１＋Ａ）C₃ ＝１：25.6：（１＋Ａ）306／１＋Ａ となるので、増幅器２９の増幅度に応じて、容量
比率を小さくすることができ、増幅度さえ正確に
設定できれば、容量比の高精度化が可能となる。
例えば増幅度Ａを９倍とすれば、実際の容量
C₁：C₂：C₃の容量比は１：25.6：30.6とすること
ができる。この程度の容量比では前述したように
±５％にすることは容易である。また増幅器１９
の増幅度は一般に増幅器を構成する抵抗の抵抗比
で決定でき、その精度は抵抗比20程度ならば５％
以内とすることは同様に容易であり、１：25.6：
306の容量比精度はワースト10％とすることがで
きる。

さらに、ICにおいては、容量のチツプ上に占
める面積は、抵抗、トランジスタ等の素子に比べ
て大きく、概略1PFが他のアナログ素子１個分に
相当し、工夫なしに第１図の特性をスイツチツ
ド・キヤパシタで実現すると最小容量1PFとして
も、最大容量、306PFは、306素子相当し、経済
的でない。しかし、ミラ容量を用いればその容量
値は増幅度分の１にすることが出来る。普通の演
算増幅器の素子数は高々20素子程度で実現できる
ので、チツプ面積にもミラ容量を構成した方がチ
ツプ面積的にも得策である。

例えば、増幅度を９とすれば、C₃は30.6PFで
よく、増幅は20素子程度で実現できるので、1PF
を１素子と換算すれば306素子を50素子程度にす
ることができる。

ここで、スイツチツド・キヤパシタを用いた回
路において、ミラ容量を利用する場合、いくつか
の工夫が必要である。まず、第１に、容量２７を
増幅器２９とともに正確なミラ容量値とするため
には、寄生容量２８の影響を無くしなければなら
ない。このためには、容量２７の接合側を増幅器
２９の出力側に接続するとともに、この容量を充
分駆動できる増幅器２９にすればよい。

第２に、増幅器２９は超高入力インピーダンス
で、端子３０に入力する信号レベルに対して充分
大きな出力のダイナミツクレンジを持つものとし
なければならない。第３に、スイツチ１８が破線
のごとく接続されたとき、増幅器２９は容量２７
を介して、フル・フイードバツクの状態となるの
で、このときにも発振のない増幅器にしなければ
ならない。

第８図は、上記第１，第２，第３の条件を満た
すミラ容量を実現するための増幅器である。

まず、第１の条件である超高入力インピーダン
ス化を計るために、MOS−FER３５を入力に設
置してある。第２の条件である出力のダイナミツ
クレンジを増大させるため、一点鎖線に対して、
ほぼ対称回路になるようにし、端子５２には、第
７図の直流電源３２を印加し、端子３０に表われ
る直流電圧と同じになるようにし、さらにこの電
圧は、出力抵抗５１を介して、出力端子５３のバ
イアス電圧を与えている。このような構成におい
て、抵抗４７と４８、抵抗４９と５０の値を同一
にしておけば、MOSFET３５と３６も同じにな
り、トランジスタ４１，４２の直流ベース電圧も
等しくなるのでトランジスタ４１と４２に流れる
電流も等しい。ここで抵抗４６と４７も同じ値と
しておけば、ダイオード接続PNPトランジスタ
４４に流れる電流と同一電流がPNPトランジス
タ４３に流れ、結局PNPトランジスタ４３の供
給電流とトランジスタ４１の吸込電流が等しくな
るので直流電源３２からの電流の流出入はないの
で抵抗５１の直流的な電圧降下はないので端子５
３の直流電圧は直流電源３２の電圧となる。した
がつて、抵抗５１には、端子３０に入力する信号
変化の分だけ、電流変化が表わされるので、直流
電源３２の電圧を電源供給端子３４の電圧の1/2
に選んでおけば、最も大きなダイナミツクレンジ
になる。さらに本構成において、通常ICプロセ
スでは周波数特性が充分でないとされている
PNPトランジスタは、増幅素子として用いてい
ないので、フル帰還による発振がない。

ミラ容量を実現するだけならば、増幅器に対す
る配慮は特に必要ないが、、スイツチツド・キヤ
パシタ回路において、ミラ容量を実現するには、
本発明に示すごとく特別の工夫が必要となる。

以上のように、本発明によれば、音声周波数を
扱うような大時定数回路のICへの内蔵を可能と
し、しかも経済的なチツプサイズで精度よく実現
することができる。

【図面の簡単な説明】

第１図はVTR音声回路の再生イコライザ特性
図、第２図はイコライザを実現するための時定数
回路を示す図、第３図はスイツチツド・キヤパシ
タの原理図、第４図は第２図の抵抗をスイツチツ
ド・キヤパシタに置換した回路、第５図はMOS
容量の構造図、第６図はその等価回路を示す図、
第７図は本発明の具体的な実施例を示す図、第８
図は本発明のミラ容量を実現するための増幅器を
示す図である。 １：イコライザ・周波数特性、、２，３：抵抗、
４：容量、５，６：端子、７：スイツチ、１２，
１５，１６，１８：スイツツチツド・キヤパシ
タ、１３：クロツク信号、２７：容量、２９：増
幅器。

Claims (1)

1. 【特許請求の範囲】 １ 容量の一端が接地され、他端がクロツク信号
   で動作するスイツチにより、第１の端子と第２の
   端子に切り換えられるスイツチド・キヤパシタを
   ２個有し、 第１のスイツチド・キヤパシタの第１の端子を
   入力端子とし、第２の端子を第２のスイツチド・
   キヤパシタの第１の端子に接続して出力端とし、
   かつ該第２のスイツチド・キヤパシタの該第２の
   端子に、ほぼ一定利得の増幅器と、該増幅器の入
   出力端子間に挿入された容量とからなるミラ容量
   回路とを接続し、 上記第１、第２のスイツチド・キヤパシタを構
   成する上記容量はMOS容量であつて、該MOS容
   量の接合側を接地し、ゲート酸化膜側を上記他端
   とするとともに、 上記ミラ容量回路の容量をMOS容量とし、該
   MOS容量のゲート酸化膜側を上記増幅器の入力
   端子側とし、接合側を出力端子側とし、 上記増幅器は、第１のMOS−FETのゲートを
   上記増幅器の入力端子として、そのドレインを電
   源端子に、そのソースを第１の定電流源に夫々接
   続し、 該第１のMOS−FETのソースと該第１の定電
   流源との接続点を第１のエミツタ接地増幅器をな
   すNPN型の第１のトランジスタのベースに接続
   し、該第１のトランジスタのコレクタを上記増幅
   器の出力端子と、第２のトランジスタのコレクタ
   と、抵抗を介して基準電圧源とに接続し、 第２のMOS−FETのゲートを該基準電圧源に
   接続し、該第２のMOS−FETのドレイン上記電
   源端子に、そのソースを第２の定電流源に夫々接
   続し、 該第２のMOS−FETのソースと該第２の定電
   流源との接続点を第２のエミツタ接地増幅器をな
   すNPN型の第３のトランジスタのベースに接続
   し、該第３のトランジスタのコレクタを上記第２
   のトランジスタとともにカレントミラ回路をなす
   第４のトランジスタのコレクタに接続してなるこ
   とを特徴とする時定数回路。