JPH0452713A - クロック制御装置 - Google Patents
クロック制御装置Info
- Publication number
- JPH0452713A JPH0452713A JP2156097A JP15609790A JPH0452713A JP H0452713 A JPH0452713 A JP H0452713A JP 2156097 A JP2156097 A JP 2156097A JP 15609790 A JP15609790 A JP 15609790A JP H0452713 A JPH0452713 A JP H0452713A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- frequency
- division value
- frequency division
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置（以下、ＣＰＵと記載：Ｃｅｎ
ｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の動
作に用いるクロックの周波数を制御する装置に係り、特
に、ＣＰＵのアクセス対象となる装置のアクセス時間に
合わせて、ＣＰＵの動作周波数を制御し、システムを最
高の速度で動作させるのに好適なりロック制御装置に関
するものである。
ｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の動
作に用いるクロックの周波数を制御する装置に係り、特
に、ＣＰＵのアクセス対象となる装置のアクセス時間に
合わせて、ＣＰＵの動作周波数を制御し、システムを最
高の速度で動作させるのに好適なりロック制御装置に関
するものである。
現在、多くのコンピュータは、命令を一つずつ、高速に
処理してい＜ｃｐｕを用いた時系列のものである。
処理してい＜ｃｐｕを用いた時系列のものである。
また、コンピュータは、メモリや、周辺のＩＣ（Ｉ ｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｊｔ）に対して、幾つ
かの指令信号やタイミング信号を出して、データのやり
取りを行なう。
ｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｊｔ）に対して、幾つ
かの指令信号やタイミング信号を出して、データのやり
取りを行なう。
さらに、ＣＰＵ自体の内部も、クロックを基準とした同
期型のロジックにより構成されている。
期型のロジックにより構成されている。
このように、ＣＰＵを中心とするコンピュータシステム
では、クロックの安定性などが非常に重要なものとなっ
ている。
では、クロックの安定性などが非常に重要なものとなっ
ている。
安定したクロックを発生させるために、従来の技術では
、例えば、林 善雄、常１）晴弘共著「現場技術者実戦
シリーズ マイコン・システム設計ノウハウＪ（１９８
５年、ＣＱ出版社発行）のｐｐ、２２〜２８に記載のも
のがある。すなわち、周波数の精度を重要視して、水晶
発振子を用いたものが、−船釣である。しかし、コスト
の問題や。
、例えば、林 善雄、常１）晴弘共著「現場技術者実戦
シリーズ マイコン・システム設計ノウハウＪ（１９８
５年、ＣＱ出版社発行）のｐｐ、２２〜２８に記載のも
のがある。すなわち、周波数の精度を重要視して、水晶
発振子を用いたものが、−船釣である。しかし、コスト
の問題や。
精度を要求しない分野では、コンデンサと抵抗によるＣ
Ｒ発振や、ＬＣタンク回路、セラミック振動子などによ
る発振が利用されている。
Ｒ発振や、ＬＣタンク回路、セラミック振動子などによ
る発振が利用されている。
従来のコンピュータシステムに用いるクロックは、周波
数の安定などの発振精度が重要なものであった。そして
、周波数は、このクロックを用いるＣＰＵの動作クロッ
クに合わせて一定となっていた。
数の安定などの発振精度が重要なものであった。そして
、周波数は、このクロックを用いるＣＰＵの動作クロッ
クに合わせて一定となっていた。
例えば、ＣＰＴＪの動作クロックの周期をＩＴＪとして
、かつ、ＣＰＵが、ｒｎＪクロックで一つのアクセスサ
イクルを構成するものとする。このような場合は、ＣＰ
Ｕのアクセス対象である被アクセス装置のアクセスサイ
クルがｒｔＪで、下記の式の関係を満たすとき、ＣＰＵ
をｒＷＪウェイトで動作させれば、システムは最高の速
度で動くことになる。
、かつ、ＣＰＵが、ｒｎＪクロックで一つのアクセスサ
イクルを構成するものとする。このような場合は、ＣＰ
Ｕのアクセス対象である被アクセス装置のアクセスサイ
クルがｒｔＪで、下記の式の関係を満たすとき、ＣＰＵ
をｒＷＪウェイトで動作させれば、システムは最高の速
度で動くことになる。
（ｎ ＋Ｗ−１）Ｔ＜ｔ≦（ｎ＋Ｗ）Ｔ＊Ｗ；自然数
しかし、被アクセス装置にとっては、ｒ（ｎ＋Ｗ）Ｔ−
ｔ」が、無駄な時間となってしまう。
ｔ」が、無駄な時間となってしまう。
被アクセス装置が一つの場合には、ＩＴＪを、最適な値
になるように決定すれば良いが、複数の被アクセス装置
があり、かつ、それぞれのアクセス時間に差がある場合
は、無駄な時間が発生してしまう。
になるように決定すれば良いが、複数の被アクセス装置
があり、かつ、それぞれのアクセス時間に差がある場合
は、無駄な時間が発生してしまう。
このように、従来の技術においては、ＣＰＵに接続され
ている複数の被アクセス装置の動作は、一定周期のＣＰ
Ｕの動作クロッグに基づき行なわれていた。そのために
、それぞれ、アクセスサイクルが異なる複数の被アクセ
ス装置の動作に、無駄な時間が発生する問題があった。
ている複数の被アクセス装置の動作は、一定周期のＣＰ
Ｕの動作クロッグに基づき行なわれていた。そのために
、それぞれ、アクセスサイクルが異なる複数の被アクセ
ス装置の動作に、無駄な時間が発生する問題があった。
本発明の目的は、これら従来技術の課題を解決し、ＣＰ
Ｕのアクセス対象となる装置のアクセス時間に合わせて
ＣＰＵの動作周波数を制御し、システムを最高の速度で
動作させることを可能とするクロック制御装置を提供す
ることである。
Ｕのアクセス対象となる装置のアクセス時間に合わせて
ＣＰＵの動作周波数を制御し、システムを最高の速度で
動作させることを可能とするクロック制御装置を提供す
ることである。
Ｅ＃Ｉ題を解決するための手段〕
上記目的を達成するため、本発明のクロック制御装置は
、ＣＰＵがアクセスする複数の装置のそれぞれのアクセ
スサイクルに対応して予め設定された分周値を出力する
分周値出力回路と、この分周値出力回路から出力された
分周値に基づき、ＣＰＵの動作クロックの周波数を分周
する分周回路とを設けたことを特徴とする。
、ＣＰＵがアクセスする複数の装置のそれぞれのアクセ
スサイクルに対応して予め設定された分周値を出力する
分周値出力回路と、この分周値出力回路から出力された
分周値に基づき、ＣＰＵの動作クロックの周波数を分周
する分周回路とを設けたことを特徴とする。
本発明において、分周値出力回路は、ＣＰＵがアクセス
する被アクセス装置毎に、それぞれに対応する分周値を
出力する。
する被アクセス装置毎に、それぞれに対応する分周値を
出力する。
この分周値に基づき、分周回路は、ＣＰｔＪへの動作ク
ロックを分周する。
ロックを分周する。
このように、ＣＰＵのアクセス対象となる複数の装置の
それぞれのアクセス時間に応じて、ｃＰＵの動作クロッ
クの周波数を変化させることにより、アクセスサイクル
が異なる複数の被アクセス装置における無駄な動作待ち
時間を防ぐことができる。
それぞれのアクセス時間に応じて、ｃＰＵの動作クロッ
クの周波数を変化させることにより、アクセスサイクル
が異なる複数の被アクセス装置における無駄な動作待ち
時間を防ぐことができる。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明を施したクロック制御装置を用いたコ
ンピュータシステムの構成の一実施例を示すブロック図
である。
ンピュータシステムの構成の一実施例を示すブロック図
である。
本発明であるクロック制御装置１は、周波数ｒｆＪの入
力クロックを分周する分周回路２と、被アクセス装置の
それぞれに対応した分周値を、分周回路２に送出する分
周値出力回路３から構成され、発振回路５からの入力ク
ロックを、分周して、ＣＰＵ４に送出する。
力クロックを分周する分周回路２と、被アクセス装置の
それぞれに対応した分周値を、分周回路２に送出する分
周値出力回路３から構成され、発振回路５からの入力ク
ロックを、分周して、ＣＰＵ４に送出する。
ＣＰＵ４は、アクセスの対象とする被アクセス装置６〜
８を識別する選択信号を、クロック制御装置１に送る。
８を識別する選択信号を、クロック制御装置１に送る。
すなわち、ＣＰＵ４から分周値出力回路３に、被アクセ
ス装置６〜８に対する選択信号が入力される。
ス装置６〜８に対する選択信号が入力される。
例えば、被アクセス装置７の選択信号入力が、アクティ
ブになるとすると、分周値出力回路３は、予め、被アク
セス装置７に対して最適になるように設定された分周値
ｒ ｎ ｋ Ｊ を、分周回路２に出力する。
ブになるとすると、分周値出力回路３は、予め、被アク
セス装置７に対して最適になるように設定された分周値
ｒ ｎ ｋ Ｊ を、分周回路２に出力する。
そして、分周値出力回路３から出力された分周値ｒｎｋ
Ｊに基づき、分周回路２は、発振回路５からの周波数ｒ
ｆＪの入力クロックを分周し、周波数ｒ ｆ ／ ｎ
ｋ Ｊの出力クロックを、ＣＰＵ４に送出する。
Ｊに基づき、分周回路２は、発振回路５からの周波数ｒ
ｆＪの入力クロックを分周し、周波数ｒ ｆ ／ ｎ
ｋ Ｊの出力クロックを、ＣＰＵ４に送出する。
このようにして、ＣＰＵ４は、被アクセス装置７に対し
て最適な周波数のクロックで動作し、システムは最高の
速度で動作する。
て最適な周波数のクロックで動作し、システムは最高の
速度で動作する。
尚、分周回路２などの詳細に関しては、多くの公知技術
があり、ここでは省略する。
があり、ここでは省略する。
以下、クロック制御装置１の周波数の分周動作を、具体
的に説明する。
的に説明する。
第２図は、第１図におけるクロック制御装置の本発明に
係る分周動作の具体的な一実施例を示すタイミングチャ
ートである。
係る分周動作の具体的な一実施例を示すタイミングチャ
ートである。
第１図におけるＣＰＵ４は、最高速度］ ＯＭＨｚ（１
クロツク＝１００ｎｓ）で動作するものとする。そして
、このＣＰＵ４は、２クロツクでアクセスサイクルを形
成し、遅い被アクセス装置に対しては、１クロック単位
でウェイトステートを挿入することにより対応できる。
クロツク＝１００ｎｓ）で動作するものとする。そして
、このＣＰＵ４は、２クロツクでアクセスサイクルを形
成し、遅い被アクセス装置に対しては、１クロック単位
でウェイトステートを挿入することにより対応できる。
第１図におけるＣＰＵ４と、アクセスサイクル２００ｎ
ｓの被アクセス装置６、および、アクセスサイクル２５
０ｎｓの被アクセス装置７とでシステムを構成するもの
とする。
ｓの被アクセス装置６、および、アクセスサイクル２５
０ｎｓの被アクセス装置７とでシステムを構成するもの
とする。
第２図（ａ）は、第１図におけるＣＰＵ４が、１０ＭＨ
ｚ（１クロツク＝１００ｎｓ）で動作する場合のアクセ
スサイクル２００ｎｓの被アクセス装置６、および、ア
クセスサイクル２５０ｎｓの被アクセス装置７の動作タ
イミングを示すものである。
ｚ（１クロツク＝１００ｎｓ）で動作する場合のアクセ
スサイクル２００ｎｓの被アクセス装置６、および、ア
クセスサイクル２５０ｎｓの被アクセス装置７の動作タ
イミングを示すものである。
この場合、第１図の被アクセス装置６に対しては、ＣＰ
Ｕ４を、１０ＭＨｚ、ノーウェイトで動作させるのが最
適である。
Ｕ４を、１０ＭＨｚ、ノーウェイトで動作させるのが最
適である。
しかし、第１図の被アクセス装置７に対しては、１０Ｍ
Ｈｚの時は、１ウエイト挿入しなければならず、アクセ
スサイクルが、３００ｎｓになってしまい、５０ｎｓが
無駄な時間となってしまう。
Ｈｚの時は、１ウエイト挿入しなければならず、アクセ
スサイクルが、３００ｎｓになってしまい、５０ｎｓが
無駄な時間となってしまう。
第２図（ｂ）は、第１図におけるＣＰＵ４が、８ＭＨｚ
（１クロツク＝１２５ｎｓ）で動作する場合のアクセス
サイクル２５０ｎｓの被アクセス装置７の動作タイミン
グを示すものである。
（１クロツク＝１２５ｎｓ）で動作する場合のアクセス
サイクル２５０ｎｓの被アクセス装置７の動作タイミン
グを示すものである。
この場合は、アクセスサイクルは、２５０ｎｓとなり、
第１図の被アクセス装置７に対しては、最適である。し
かし、第１図の被アクセス装置６に対しては、５０ｎｓ
の無駄な時間ができてしまう。
第１図の被アクセス装置７に対しては、最適である。し
かし、第１図の被アクセス装置６に対しては、５０ｎｓ
の無駄な時間ができてしまう。
このようなことから、第１図において、ＣＰＵ４は、被
アクセス装置６をアクセスするときには１０ＭＨｚで動
作し、被アクセス装置７をアクセスするときには８ＭＨ
ｚで動作すれば、システムとして、最高の速度で動作す
ることになる。
アクセス装置６をアクセスするときには１０ＭＨｚで動
作し、被アクセス装置７をアクセスするときには８ＭＨ
ｚで動作すれば、システムとして、最高の速度で動作す
ることになる。
すなわち、第１図において、クロック制御装置１に、発
振回路５から４０ＭＨｚのクロックを入力する。そして
、ＣＰＵ４が、被アクセス装置６をアクセスしていると
きは、クロック制御装置ｌは、４０ＭＨｚを４分周し、
１０ＭＨｚのクロックをＣＰＵ４に送出する。また、Ｃ
ＰＵ４が、被アクセス装置７をアクセスしているときは
、クロック制御装置１は、４０ＭＨｚを５分周し、８Ｍ
ＨｚのクロックをＣＰＵ４に送出する。
振回路５から４０ＭＨｚのクロックを入力する。そして
、ＣＰＵ４が、被アクセス装置６をアクセスしていると
きは、クロック制御装置ｌは、４０ＭＨｚを４分周し、
１０ＭＨｚのクロックをＣＰＵ４に送出する。また、Ｃ
ＰＵ４が、被アクセス装置７をアクセスしているときは
、クロック制御装置１は、４０ＭＨｚを５分周し、８Ｍ
ＨｚのクロックをＣＰＵ４に送出する。
このようにして、ＣＰＵは、複数の被アクセス装置のそ
れぞれに最適な周波数のクロックで動作することができ
る。
れぞれに最適な周波数のクロックで動作することができ
る。
以上、第１図と第２図を用いて説明したように、本実施
例によれば、複数の被アクセス装置のアクセス時間に応
じて、ＣＰＵの動作周波数をリアルタイムに制御し、最
適な周波数のクロックでシステムを動作させることがで
きる。
例によれば、複数の被アクセス装置のアクセス時間に応
じて、ＣＰＵの動作周波数をリアルタイムに制御し、最
適な周波数のクロックでシステムを動作させることがで
きる。
本発明によれば、ＣＰＵのアクセス対象となる複数の装
置のアクセス時間に合わせてＣＰＵの動作周波数を制御
し、システムを最高の速度で動作させることができ、シ
ステムの性能を向上させることが可能である。
置のアクセス時間に合わせてＣＰＵの動作周波数を制御
し、システムを最高の速度で動作させることができ、シ
ステムの性能を向上させることが可能である。
図面は本発明の実施例を示し、第１図は本発明を施した
クロック制御装置の構成の一実施例を示すブロック図、
第２図は第１図におけるクロック制御装置の本発明に係
る分周動作の具体的な一実施例を示すタイミングチャー
トである。 １：クロツク制御装置、２：分周回路、３：分周値出力
回路、 ４ ：ＣＰｔＪ、 ５ ：発振回路、６〜８
：被アクセス装置。
クロック制御装置の構成の一実施例を示すブロック図、
第２図は第１図におけるクロック制御装置の本発明に係
る分周動作の具体的な一実施例を示すタイミングチャー
トである。 １：クロツク制御装置、２：分周回路、３：分周値出力
回路、 ４ ：ＣＰｔＪ、 ５ ：発振回路、６〜８
：被アクセス装置。
Claims (1)
- （１）複数の装置にアクセスし、処理を実行する中央処
理装置の動作タイミングに用いる動作クロックの周波数
を制御する装置であり、上記複数の装置のそれぞれのア
クセスサイクルに対応して予め設定された分周値を出力
する分周値出力手段と、該分周値出力手段から出力され
た分周値に基づき、上記動作クロックの周波数を分周す
る分周手段とを設けたことを特徴とするクロック制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156097A JPH0452713A (ja) | 1990-06-14 | 1990-06-14 | クロック制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156097A JPH0452713A (ja) | 1990-06-14 | 1990-06-14 | クロック制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0452713A true JPH0452713A (ja) | 1992-02-20 |
Family
ID=15620247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2156097A Pending JPH0452713A (ja) | 1990-06-14 | 1990-06-14 | クロック制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0452713A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021296A (ja) * | 2007-07-10 | 2009-01-29 | Shindengen Electric Mfg Co Ltd | 磁性部品 |
| JP2009021295A (ja) * | 2007-07-10 | 2009-01-29 | Shindengen Electric Mfg Co Ltd | 磁性部品 |
-
1990
- 1990-06-14 JP JP2156097A patent/JPH0452713A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021296A (ja) * | 2007-07-10 | 2009-01-29 | Shindengen Electric Mfg Co Ltd | 磁性部品 |
| JP2009021295A (ja) * | 2007-07-10 | 2009-01-29 | Shindengen Electric Mfg Co Ltd | 磁性部品 |
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