【発明の詳細な説明】[Detailed description of the invention]
［産業上の利用分野］
本発明は、各種回路設計を対話処理によって行う回路設
計装置、特に回路構成要素である素子の部品パッケージ
への割り付けに関する。
［従来の技術］
従来より、ＩＣ，ＰＣＢ （プリント基板）等の回路設
計を対話処理によって行える回路設計装置（例えばＣＡ
Ｄ装置）が利用されている。この回路設計装置では、操
作者がデイスプレィの表示をみながら入力装置を操作し
て、データの入力等を行う。
回路設計装置は、回路図作成に用いる素子を表すシンボ
ルの絵柄についてのデータや素子を複数個収容する部品
パッケージ等についてのデータを予め記憶しており、こ
れを利用して簡単な入力により回路設計を行うことがで
きる。
そして、この回路設計にはＩＣを設計するためのＩＣ回
路設計と、セット物を設計するためのＰＣＢ （プリン
ト基板）回路設計がある。
ここで、アナログ回路に関するＩＣ回路設計においては
、トランジスタ、抵抗等の素子の特性を一致させること
が必要な場合がある。すなわち、差動増幅器やカレント
ミラ・−回路においごは対となっているＦ・ランジスタ
が同一特性を有することが要求され、またこれら対のト
ラレジスタへの人力経路に配置される抵抗等も同一・な
特性か要求される場合が多い。
そし、で、実際のＩＣ作製の場合には、トランパ、スタ
をウニ、バー・上で近接（て配置１て累（整合イ取−）
たり、抵抗を同一ランドにおける素子分熱によって形成
、したりし２で特性を同一のものと[Industrial Field of Application] The present invention relates to a circuit design device that designs various circuits through interactive processing, and particularly relates to the allocation of elements that are circuit components to component packages. [Prior Art] Conventionally, circuit design devices (such as CA
D device) is used. In this circuit design apparatus, an operator inputs data by operating an input device while looking at a display. The circuit design device pre-stores data on the patterns of symbols representing elements used to create circuit diagrams and data on component packages containing multiple elements, and uses this data to design circuits with simple input. It can be performed. This circuit design includes IC circuit design for designing an IC, and PCB (printed circuit board) circuit design for designing a set. Here, in IC circuit design related to analog circuits, it may be necessary to match the characteristics of elements such as transistors and resistors. In other words, in differential amplifiers and current mirror circuits, the paired F resistors are required to have the same characteristics, and the resistors placed in the manual paths to these pairs of resistors must also be the same.・Some characteristics are often required. Then, in the case of actual IC fabrication, the Trumper and Star are placed close together on the sea urchin and bar.
Or, the resistor is formed by element heat on the same land, and the characteristics are the same in 2.
【°（゛いる。
一方、ＩＣの設計においでは、ンスクバターンの詳細な
設計に移る前に、基本的な回路の１否を確かめるために
ブレッドボードと呼ばれるｈ′価用の実装ＰＣＢを製作
し５、これによ−〕で設置１１．た回路の評価を行−７
でいる。そこで、ＩＣＣ回路ココ１おいてもブレッドボ
ルド用に通常のＰ ＣＢ回路膜と同様、素］′−を部品
パッケージに割り（＝ｔ ＋′ｊる必要がある。
即ち、実際に製作されるＰＣＢにおいては、トラレジス
タ、抵抗等の素子は、単独の部品ではなく、複数個部品
パッケージに収められている場合か多い５．ぞｊ＝で１
．１１ ＣＢ回路設計においては５、素ｊ′を部品パッ
ゲ〜 シに割りイａ’ｉする必要かあり、竿め記憶しで
いる部品ベラ）７ −ジに−）いζ−のデー タを利用
し、て各素子を部品パッケージ内にマニーアルまた（」
自動Ｃ割り付りていＺ）。
この各素−３″：自動割り（＝ｊけは、重接接続されで
いる素ｆ同士を優先ｔ、′Ｃ同一・部品バッグ−シに割
りイー１けることか基本と亀、るため、いく一つの素ゴ
を介シ２゛ζ接続されて′いるかという素子間の結合度
に基づいＣ１］っでいる。
［発明が解決しようとする課題］
ところが、従来のＰＣＢ回路設計による自動割りイ・ｊ
けによれば、特性か同一であることが要求されるトラ゛
２／ジスタ、抵抗などの組についての考慮がなされてい
ないため、これらの素子が他の部品パッケージに分けら
れてしまう場合がある。
例λ、ば、第３図に示す回路例におい゛Ｃ１トランジス
タＱ１．Ｑ２．Ｑ３、Ｑ６をトランジスタを３・“プ割
り付けることができる部品パッケージに割り付ける場合
を考んる。この場合、直接接続する相手が一番多いトラ
ンジスタはＱ３であるため、このＱ ３を中心と１．て
結合度を考える。
直接接続を１次接続、素子を１つ介し、た接続を２次接
続、素子を２つ介した接続を３次接続と零ると、結合度
はＱ３に対し、次のようになる。
Ｑ】：］次接続２つ（ベース同士の接続、 Ｑ３ベー
ス−Ｑ］コレクタ）、′３次接続３−１）（Ｑ３コレク
タ→Ｑ２→Ｒ２→Ｑ１コレクタ、Ｑ３コＩツクターＱ２
−Ｒ２→Ｑ１ベース、Ｑ３エミッターＲ５→Ｒ３）
Ｑ２：１次接続１つ（Ｑ３コレクタとＱ２エミッタ）、
２次接続１つ（Ｑ３ベース−Ｒ２） 、３次接続２つ（
Ｑ３ベース−Ｒ２−Ｒ１，Ｑ３ベース→Ｑ１→Ｒ２）、
Ｑ６：１次接続１つ（ベース同士）、３次接続１つ（０
３ベース−Ｒ５−”Ｒ］、１．）、このため、結合度の
大きい順に部品パッケージに割り付けるとＱｌ、Ｑ２．
Ｑ３の３つが同一の部品パッケージに割り付けられるこ
とになる。
し、かし２、Ｑ３、Ｑ６はＱｌとで、力１／ントミラー
を構成するものであり、これらが別の部品パッケー ジ
に割り（Ｊけられてし、まっと、素子の特性の相違によ
る影響かでＣしまい、十分な回路動作の評価ができなく
なってしまう。
そこで、従来は同一特性が望まれる素ｆか同一部品パッ
ケージになるように、人手によって割り付けを（−１っ
ていた。し２か［７、これでは非常に丁ＩＨＪ（時間）
がかかるとともに、誤り発生の確率か高くなるという問
題点かあった。
本発明は、上記問題点を解決することを課題としてなさ
れたものであり、同一特性とする必要があるか否かを考
慮して部品パッケージ内素子割り付けを行うことができ
る回路設計装置を提供することを目的とする。
［課題を解決するための手段］
本発明に係る回路設計装置は、回路中の同一の特性を有
することが望まし、い複数の素子について、整合指定を
行う整合指定手段と、整合指定された素子を抽出する抽
出手段と、前記抽出手段にょって抽出された整合指定さ
れた素子を他の素子に優先して同一部品パッケージに割
り付ける割り付け手段とを有することを特徴とする。
［作用コ
差動増幅器等の対となるトランジスタ等同一特性を有す
ることが望まれる素子については、整合指定手段によっ
て指定しておく。
ブレッドボードの作成時等のＰＣＢ回路設計時には、抽
出手段によって整合指定された素子を抽出する。そして
、抽出された素子について他の素子に優先して同一部品
パッケージに優先して割り付ける。従って、同一特性が
望まれる素子を自動的に同一の特性が得やすい同一部品
パッケージに割り付けることができる。
［実施例］
以下、本発明の実施例について図面に基づいて説明する
。
第１図は、実施例の構成を示すブロック図であり、デー
タの処理、人出力制御等を行うＣＰＵＩに、キーボード
、マウス等の入力装置２、プロッタ、プリンタ等の出力
装置３、磁気ディスク等の外部記憶装置４、ＣＲＴ等の
表示装置５が接続されている。
そして、外部記憶装置４は各種論理回路、トランジスタ
や抵抗等の素子等の回路図上の表示を行なうためにそれ
らのシンボルの絵柄及びこのシンボルの基本的な属性を
記憶するシンボルライブラリ４ ａ ｓ実際に回路を製
作する場合に利用される部品パッケージについての収容
素子数、素子名等を記憶する部品ライブラリ４ｂ及び対
話形式によって作成された回路図のデータ（各素子の配
置、接続関係の他、各素子についての識別名等の属性を
含む）を記憶する回路データ記憶部４Ｃを含んでいる。
この回路設計装置により、回路設計を行う場合には、ま
ず入力装置２から回路設計を行うためのプログラムのロ
ードを指令し、外部記憶装置４内に格納されているプロ
グラムをＣＰＵＩにロードして装置を起動する。次に、
外部記憶装置４の回路データ記憶部４Ｃに格納されてい
る各種の設計ファイルの中から所望の回路設計データを
読み出して表示装置５上に回路図（プリント基板の回路
図）を表示する。
このような状態で、入力装置２を操作し、対話処理によ
って回路図の変更、追加、訂正等の編集を行い、回路を
設計する。
ここで、新たにシンボルを回路図上に書き込む場合には
、入力装置２から所望のシンボルを、トランジスタ、抵
抗等のシンボル名で指定し、この指定に従ってシンボル
ライブラリ４ａ内のデータが読み出され、表示装置５に
おける回路図上にシンボルの表示が行われる。このよう
にして、シンボルライブラリ４ａから読出したデータは
、共通のデータであるため、作成中の回路図に特有の識
別名や素子の部品名等は入っていない。そこで、これら
のデータ（素子の属性）については、入力装置２を利用
して操作者が入力する。
また、シンボルの入力の際に、トランジスタや抵抗等の
品番を表わす部品名が直接指定された場合には、部品ラ
イブラリ４ｂよりその部品パッケージについてのデータ
が読み出されるとともに、対応するシンボルについての
データがシンボルライブラリ４ａから読み出され、これ
が表示装置５に表示される。
なお、新たな回路を設計する場合には、当初よりシンボ
ルライブラリ４ａ、部品ライブラリ４ｂ等のデータを利
用して、回路図を作成する。
次に、素子同士の整合を考慮した割り付け処理について
説明する。例えばアナログＩＣ回路設計では、同一の特
性を有することが要求される素子があり、これらについ
ても回路図上に表示する必要がある。
本実施例においては、素子整合、素子分離等の指定を行
うことができる。すなわち、第３図におけるトランジス
タＱ１．Ｑ３．Ｑ６はカレントミラーを構成するもので
あり、素子整合をとる必要がある。そこで、入力装置２
の指定によりこれら３つのトランジスタについて素子整
合の指定を行う。これによって、回路図上にマツチＮｏ
＜ＭＮｌ〉が表示されると共に、指定された３つのトラ
ンジスタＱｌ、Ｑ２．．Ｑ３に対し、ベアであることを
示す破線の矢印が表示される。また、差動増幅器を構成
する一対のトランジスタＱ４．Ｑ５に対しても同様の指
定が行われ、マツチＮｏ＜ＭＮ２〉及び矢印が表小され
る。
また、抵抗Ｒ８，Ｒ９，Ｒ６，Ｒ７は差動増幅器の所定
の動作のために、同一の特性を有していなければならず
、これら抵抗は同一ランドにおける素子分離により形成
する。そこで、入力装置２よりこれら抵抗がアイランド
Ｎｏ＜ＩＲＥ、＞のランドに形成されることの入力がな
されると、これらベアの抵抗か破線によって囲まれると
ともに、アイランドＮｏ＜ ＩＲｌ＞が表示される。同
様に抵抗Ｒ４，ＲＩＯはアイランドＮ Ｏ＜ Ｉ Ｒ２
＞、抵抗Ｒ３，Ｒ５，Ｒ１１はアイランドＮｏ＜ＩＲ３
〉と表示され、それぞれ破線で囲まれる。
この素子間の整合についての指定を行う場合は、まず入
力装Ｗ、２からの人力によりＣＰＵＩを整合についての
指定受は付けの状態とする。そこで、操作者は表示装置
５の回路上で整合をとらなければならない素子を順次カ
ーソルによって指定する。
これによ−）で、ＣＰＵＩにおいてこの指定が認識され
、上述のような表示か行われる。
そして、このようにして入力された素子整合、素子分離
等のベアの指定は、回路データ記憶部４Ｃに記憶される
。すなわち、＜ＭＮｌ、＞、く■Ｒ］、 ＞等のマツチ
Ｎｏ、アイランドＮｏとＱｌ。
Ｑ３，０６等のシンボルＮｏか対応付けて記憶される。
次に、上述のような各素子間の整合や素子分離に基づき
、素子の部品パッケージへの割り付けが行われる。
部品パッケージは複数の素子をひとまとめにして収容し
たものであり、素子への接続はバラゲージ外部に露出さ
れているピンによって行う。このため、各素子の接続端
と部品パッケージにおけるビン番号を対応させるビン番
号の割り付けも行う。
ここで、本実施例における素子割り付けの動作について
第４図のフローチャートに基づいて説明する。
まず、初期設定として整合を取らなければならない素子
グループ（以下、ベアという）の数を表す変数Ｎ−０と
する（Ｓｌ）。次に、Ｎ −Ｎ ＋ １として（Ｓ２）
、１一つ目のベアについての割り付けに入る。そして、
Ｎが指定されたベアの数より大きいかを判定しくＳ３）
、回路データ記憶部４Ｃに記憶された指定データに基づ
き同一ベアにおける同一部品名の素子を抽出する（Ｓ４
）。ここで、同一ベアの指定を受ける素子は、通常の場
合同一部品のものに限定されるが、抵抗とトランジスタ
等別の素子について同一のベア指定をしでもエラーとは
ならず、別々の部品パッケージへの割り付けを行うこと
ができる。
次に抽出された素子についての部品名に基づき、部品ラ
イブラリ４ｂから対応する部品パッケージについての情
報を抽出する（素子名／素子数／ビン番号）（Ｓ５）。
ここで、本実施例においては、操作者が、図面上におい
て各素子に対しビン番号をマニュアルで割り付けること
ができる。そこで、既にビン番号を割り付けられている
素子についてはその割り付けられたものについてエラー
がないかどうかのチエツク、ビン番号のチエツクを行う
（Ｓ６）。このビン番号のチエツクは、部品パッケージ
によってビン番号１．２，３はトランジスタのコレクタ
、ベース、エミッタが割り付けられなければならないと
いうようなルールがあるため、このチエツクを行うもの
である。
そして、エラーがないかをチエツクしくＳ７）、Ｕｌ、
、Ｕ２等の部品パッケー ジ番号（以下、部品ロケーシ
ョンと呼ぶ）を実際の設計データとして割り付ける（Ｓ
８）。一方、Ｓ７によってエラーとなった場合には、ワ
ーニングメツセージを発するとともに、割り付けられた
ビン番号を解除する（Ｓ９）。
操作者によるビン番号割り付けがなかった場合又はＳ９
においてビン番号が解除された場合には、ピン番号未開
り付け処理を行う（Ｓ １０）。この素子の割り付け処
理は、上述のようなルールに従１各素子をどの部品パッ
ケージに割り付けるかという部品ロケーションと、素子
を部品パッケージのどのビン番号に割り付けるかという
ビン番号割り付けを行うものであり、例えば部品パッケ
ージＵ１のどのビンに素子のどの端子を割り付けるかを
決定するものである。そして、このような部品パッケー
ジ番号とビン番号の割り付け結果が素子の属性として回
路図データ中に記憶される。
そして、同一部品名の素子についての割り付けが終わる
まで５１．０を繰り返し、同一部品名の素子について終
了した場合には、同一ベアにおける素子割り付けが終了
したか否かを判断する（８１．２）。同一のベアとして
指定された素子全部について素子割り付けが終了してい
なかった場合には、Ｓ４に戻り同一ベアで他の部品パッ
ケージの素子についての割り付けを行う。
一方、同一ベアにおける素子割り付けが終了していた場
合にはＳ２に戻り、Ｎがベア数を越えた場合に８３にお
いてＹＥＳとなり、この割り付け処理を終了する。
次に、素子割り付けの具体例について第２図及び第５図
に基づいて説明する。
第２図（Ａ）に示すように、部品パッケージＵには３つ
のトランジスタが収容されており、それぞれのコレクタ
、ベース、エミッタは１〜３゜７〜５．１０〜１２のビ
ンに割り当てられている。
そして、本発明によれば、上述のように、素子整合、素
子分離等の指定を考慮して部品パッケージに対する素子
の割り付けを行う。そこで、第３図の回路例において、
各トランジスタＱ１〜Ｑ６を部品パッケージに割り付け
ると、第５図に示すように、素子整合の指定（マツチＮ
ｏ＜ＭＮＩ＞）がなされているＱｌ、Ｑ３．Ｑ６が同一
の部品ロケーションＵ１に割り付けられる。また、この
ときトランジスタＱ１のコレクタ、ベース、エミッタに
ビン番号１． ２． ３が、トラジスタＱ３のコレクタ
、ベース、エミッタにビン番号７，６．５が、トランジ
スタＱ６のコレクタ、ベース、エミッタにビン番号１０
．１１．１２が割り付けられる。また、マツチＮｏ＜Ｍ
Ｎ２＞のトランジスタＱ４．Ｑ５については部品ロケー
ションＵ２が割り付けられ、同様にビン番号の指定もな
される。
一方、抵抗について部品パッケージとしては、第２図（
Ｂ）に示したような部品パッケージＲＮがあり、４つの
抵抗が収納されている。そこで、素子分離の指定がある
アイランドＮｏ＜ＩＲＩ＞の４つの抵抗Ｒ６，Ｒ７，Ｒ
８，Ｒ９か１つの部品ロケーションＲＮＩのビン番号１
−８．２−７゜３−６．４−５に割り付けられる。
また、アイランドＮｏ＜ ＩＲ２＞の２つの抵抗Ｒ４，
ＲＩＯが１つの部品ロケーションＲＮ２のビン番号１−
８．２−７に割り付けられ、アイランドＮｏ＜ ＩＲ３
＞の３つの抵抗Ｒ３，Ｒ５，Ｒ］１が１つの部品ロケー
ションＲＮ３のビン番号１−８．２−７．３−６に割り
付けられる。
なお、素子整合、素子分離等の指定のないトランジスタ
Ｑ２、抵抗Ｒ１，Ｒ２は、指定のあるものの割り付けが
終った後、順次所定の部品ロケーションＵ２．ＲＮ２に
割り付けられる。
このように、本実施例においては素子整合や素子分離等
の指定をデータとして取り込み、これに応じてＰＣＢ回
路設計における処理において部品ロケーション、ビン番
号割り付け等を行うことができる。従って、ブレッドボ
ード作成時において、同一パッケージにこれら素子を割
り付けることができる。
［発明の効果］
以上説明したように、この発明に係る回路設計装置によ
れば、回路データにおける同一特性にすべき素子を自動
的に抽出し、これを同一の部品パッケージに割り付ける
ことができる。そこで、手作業による誤割り付けの回避
及び時間短縮を達成することができる。[°(゛) On the other hand, when designing an IC, before moving on to the detailed design of the screen pattern, a mounting PCB called a breadboard for the h' value is fabricated in order to confirm whether the basic circuit is correct or not. With this, evaluate the circuit installed in 11.-7.
I'm here. Therefore, in the ICC circuit (hereinafter referred to as 1), as with the usual PCB circuit film for Bredbold, it is necessary to divide the element ]'- into the component package. In many cases, elements such as resistors and resistors are not single components, but are often housed in multiple component packages.
．． 11 In CB circuit design, it is necessary to divide the elementary j' into the parts package (a'i), and use the data of the part number (7) -ji-) and ζ- that has been memorized. Then, each element is manually placed inside the component package.
Automatic C assignment (Z). Each element -3'': Automatic allocation (=j is basically to divide the elements f that are overlapped into each other into priority t, 'C, and to divide them into the same parts bag-shi). C1] is based on the degree of coupling between elements, which is how many elements are connected through two elements.・j
According to the above, since consideration is not given to pairs of transistors, resistors, etc. that are required to have the same characteristics, these elements may be separated into other component packages. . For example, in the circuit example shown in FIG. 3, "C1 transistor Q1. Q2. Consider the case where Q3 and Q6 are allocated to a component package that can be allocated to 3 transistors. In this case, Q3 is the transistor that has the most direct connections, so 1. If we consider direct connection as primary connection, connection through one element as secondary connection, and connection through two elements as tertiary connection, the degree of coupling is as follows for Q3. It will look like this. Q2
-R2 → Q1 base, Q3 emitter R5 → R3) Q2: 1 primary connection (Q3 collector and Q2 emitter),
1 secondary connection (Q3 base - R2), 2 tertiary connections (
Q3 base - R2 - R1, Q3 base → Q1 → R2), Q6: 1 primary connection (between bases), 1 tertiary connection (0
3 base-R5-”R], 1.), therefore, when allocated to component packages in descending order of degree of coupling, Ql, Q2.
Three Q3 will be allocated to the same parts package. However, Q2, Q3, and Q6, along with Ql, constitute a force 1/ant mirror, and these are divided into separate component packages (J is cut off, and the difference is due to the difference in the characteristics of the elements. Due to the influence, C is lost, making it impossible to evaluate the circuit operation sufficiently.Therefore, in the past, the allocation was done manually by (-1) so that the same characteristics were desired or the same component package. 2 or [7, this is very Ding IHJ (time)
In addition to this, there was a problem in that the probability of error occurrence also increased. The present invention has been made with the aim of solving the above-mentioned problems, and provides a circuit design device that can allocate elements within a component package in consideration of whether or not they need to have the same characteristics. The purpose is to [Means for Solving the Problems] A circuit design device according to the present invention includes a matching designating means for designating matching for a plurality of elements in a circuit that are preferably provided with the same characteristics, and The present invention is characterized by comprising an extracting means for extracting elements, and an allocating means for allocating the matching-designated elements extracted by the extracting means to the same component package in preference to other elements. [Elements that are desired to have the same characteristics, such as transistors forming a pair in a differential amplifier or the like, are specified by the matching specifying means. When designing a PCB circuit such as when creating a breadboard, the extraction means extracts elements specified for matching. The extracted element is then allocated to the same component package with priority over other elements. Therefore, elements desired to have the same characteristics can be automatically allocated to the same component package where it is easy to obtain the same characteristics. [Example] Hereinafter, an example of the present invention will be described based on the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment, in which a CPU for processing data, controlling human output, etc., an input device 2 such as a keyboard and a mouse, an output device 3 such as a plotter or printer, a magnetic disk, etc. An external storage device 4 and a display device 5 such as a CRT are connected. The external storage device 4 is a symbol library 4 that stores the patterns of symbols and basic attributes of these symbols in order to display various logic circuits, elements such as transistors and resistors, etc. on circuit diagrams. A component library 4b stores the number of elements accommodated, element names, etc. for component packages used when manufacturing circuits, and circuit diagram data created in an interactive format (including the arrangement and connection relationships of each element, etc.) It includes a circuit data storage section 4C that stores information (including attributes such as identification names for elements). When designing a circuit using this circuit design device, first issue a command to load a program for circuit design from the input device 2, load the program stored in the external storage device 4 to the CPU, and then use the input device 2 to load a program for circuit design. Start. next,
Desired circuit design data is read out from various design files stored in the circuit data storage section 4C of the external storage device 4, and a circuit diagram (circuit diagram of a printed circuit board) is displayed on the display device 5. In this state, the user operates the input device 2 and edits the circuit diagram by changing, adding, or correcting it through interactive processing, thereby designing the circuit. Here, when writing a new symbol on the circuit diagram, the desired symbol is specified using the input device 2 by a symbol name such as a transistor or a resistor, and the data in the symbol library 4a is read out according to this specification. Symbols are displayed on the circuit diagram on the display device 5. Since the data read out from the symbol library 4a in this manner is common data, it does not contain identification names or component names of elements specific to the circuit diagram being created. Therefore, the operator inputs these data (attributes of the element) using the input device 2. Additionally, when inputting a symbol, if a part name representing the part number of a transistor, resistor, etc. is directly specified, data about that part package is read from the parts library 4b, and data about the corresponding symbol is also read. The symbols are read from the symbol library 4a and displayed on the display device 5. Note that when designing a new circuit, a circuit diagram is created from the beginning using data from the symbol library 4a, component library 4b, and the like. Next, a description will be given of an allocation process that takes into consideration matching between elements. For example, in analog IC circuit design, there are elements that are required to have the same characteristics, and these also need to be displayed on the circuit diagram. In this embodiment, element matching, element isolation, etc. can be specified. That is, transistor Q1. Q3. Q6 constitutes a current mirror and must be element matched. Therefore, input device 2
By specifying , element matching is specified for these three transistors. This will cause the match number to appear on the circuit diagram.
<MNl> is displayed, and three specified transistors Ql, Q2 . ．． A dashed arrow is displayed for Q3, indicating that it is bearish. Furthermore, a pair of transistors Q4 . A similar designation is made for Q5, and the match No. <MN2> and the arrow are displayed in a smaller size. Further, the resistors R8, R9, R6, and R7 must have the same characteristics for the predetermined operation of the differential amplifier, and these resistors are formed by element isolation on the same land. Therefore, when an input is made from the input device 2 that these resistors are to be formed on the land of the island number <IRE,>, these bare resistors are surrounded by a broken line and the island number <IRl> is displayed. Similarly, the resistors R4 and RIO are island N O < I R2
>, resistors R3, R5, R11 are island No.<IR3
〉 and each is surrounded by a broken line. When specifying the matching between the elements, first, the CPU is set in a state where it is possible to specify the matching using manual input from the input device W, 2. Therefore, the operator sequentially specifies elements that must be matched on the circuit of the display device 5 using a cursor. As a result, this designation is recognized on the CPUI, and the above-mentioned display is performed. The bare specifications such as element matching and element isolation thus input are stored in the circuit data storage section 4C. That is, match No., island No. and Ql such as <MNl,>, ku■R], >, etc. Symbol numbers such as Q3 and 06 are stored in association with each other. Next, the elements are allocated to the component packages based on the matching between the elements and element separation as described above. A component package houses a plurality of elements together, and connections to the elements are made through pins exposed outside the package. For this reason, bin numbers are also assigned to make the connection ends of each element correspond to the bin numbers in the component package. Here, the operation of element allocation in this embodiment will be explained based on the flowchart of FIG. 4. First, a variable N-0 representing the number of element groups (hereinafter referred to as bare) that must be matched is set as an initial setting (Sl). Next, as N − N + 1 (S2)
, begins allocation for the first bear. and,
Determine whether N is greater than the specified number of bears (S3)
, extract elements with the same part name on the same bare base based on the specified data stored in the circuit data storage section 4C (S4
). Here, elements that receive the same bare designation are normally limited to those of the same part, but it is not an error to designate the same bare designation for different elements such as resistors and transistors, and they are placed in separate component packages. can be assigned to. Next, based on the component name of the extracted element, information about the corresponding component package is extracted from the component library 4b (element name/number of elements/bin number) (S5). In this embodiment, the operator can manually assign a bin number to each element on the drawing. Therefore, for elements to which a bin number has already been assigned, a check is made to see if there is an error in the assigned one, and the bin number is checked (S6). This check of the bin number is performed because there is a rule that the collector, base, and emitter of transistors must be assigned to bin numbers 1, 2, and 3 depending on the component package. Then, check for errors S7), Ul,
, U2, etc. (hereinafter referred to as component location) are assigned as actual design data (S
8). On the other hand, if an error occurs in S7, a warning message is issued and the assigned bin number is canceled (S9). If there is no bin number assignment by the operator or S9
If the bin number is released in , a pin number unopening process is performed (S10). This element allocation process involves determining the component location to which component package each element should be allocated to, and assigning the bin number to which bin number of the component package the element should be allocated to, according to the rules described above. For example, it is determined which terminal of the element is assigned to which bin of the component package U1. The results of the assignment of component package numbers and bin numbers are then stored in the circuit diagram data as element attributes. Then, step 51.0 is repeated until the allocation of elements with the same part name is completed, and when the allocation of elements with the same part name is completed, it is determined whether the element allocation in the same bare is completed (81.2). . If the element allocation has not been completed for all the elements designated as the same bear, the process returns to S4 and the allocation of elements of other component packages on the same bear is performed. On the other hand, if the element allocation for the same bear has been completed, the process returns to S2, and if N exceeds the number of bears, the answer is YES at 83, and this allocation process ends. Next, a specific example of element allocation will be explained based on FIGS. 2 and 5. As shown in Fig. 2 (A), three transistors are housed in the component package U, and the collector, base, and emitter of each are assigned to bins 1~3°, 7~5, and 10~12. There is. According to the present invention, as described above, elements are allocated to component packages in consideration of specifications such as element matching and element separation. Therefore, in the circuit example shown in Fig. 3,
When each transistor Q1 to Q6 is assigned to a component package, element matching is specified (Match N
o<MNI>) is performed, Q3. Q6 is assigned to the same component location U1. Also, at this time, the collector, base, and emitter of the transistor Q1 are connected to the bin number 1. 2. 3 is the collector, base, and emitter of transistor Q3, and bin number 7 and 6.5 are the collector, base, and emitter of transistor Q6, and the bin number 10 is
．． 11.12 is assigned. Also, Matsushi No.
N2> transistor Q4. For Q5, component location U2 is assigned, and a bin number is also designated in the same way. On the other hand, the component package for the resistor is shown in Figure 2 (
There is a component package RN as shown in B), which houses four resistors. Therefore, the four resistors R6, R7, and R of the island number <IRI> where element isolation is specified.
8, R9 or one part location RNI bin number 1
Assigned to -8.2-7°3-6.4-5. In addition, the two resistors R4 of island No.<IR2>,
Bin number 1- of part location RN2 with one RIO
8. Assigned to 2-7, island No. < IR3
The three resistors R3, R5, R]1 are assigned to bin numbers 1-8.2-7.3-6 of one component location RN3. Note that the transistor Q2 and the resistors R1, R2, which are not specified for element matching, element isolation, etc., are sequentially moved to predetermined component locations U2. Assigned to RN2. In this way, in this embodiment, designations such as element matching and element separation can be taken in as data, and component locations, bin numbers, etc. can be assigned in the process of PCB circuit design in accordance with this. Therefore, these elements can be allocated to the same package when making a breadboard. [Effects of the Invention] As described above, according to the circuit design apparatus according to the present invention, elements that should have the same characteristics in circuit data can be automatically extracted and allocated to the same component package. Therefore, it is possible to avoid manual misallocation and save time.
【図面の簡単な説明】[Brief explanation of the drawing]
第１図はこの発明に係る回路設計装置のブロック図、
第２図（Ａ）、（Ｂ）は部品パッケージの概略構成を示
す模式図、
第３図はベア性による素子割り付けの表示例を示す回路
図、
第４図は素子割り付け処理の手順を示すフローチャー
ト、
第５図はビン番号割り付けを含む素子割りイ」の表示例
を示す回路図である。
〕 ・・ 中央処理装置（Ｃｒ’Ｕ）
２ ・・・ 入力装置
３ ・・・ 出力装置
４ ・・・ 外部記憶装置
４ａ ・・・ シンボルライブラリ
４ｂ ・・・ 部品ライブラリ
４Ｃ・・・ 回路データ記憶部
５ ・・ 表示装置
すFigure 1 is a block diagram of a circuit design device according to the present invention, Figures 2 (A) and (B) are schematic diagrams showing the schematic configuration of a component package, and Figure 3 is a display example of element allocation based on bareness. Circuit diagram, Figure 4 is a flowchart showing the procedure of element allocation processing.
FIG. 5 is a circuit diagram showing an example of display of element allocation including bin number allocation. ]...Central processing unit (Cr'U) 2...Input device 3...Output device 4...External storage device 4a...Symbol library 4b...Component library 4C...Circuit data storage unit 5...Display device