JPH0452968A - 回路設計装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は、各種回路設計を対話処理によって行う回路設
計装置、特に回路構成要素である素子の部品パッケージ
への割り付けに関する。 ［従来の技術］ 従来より、ＩＣ，ＰＣＢ　（プリント基板）等の回路設
計を対話処理によって行える回路設計装置（例えばＣＡ
Ｄ装置）が利用されている。この回路設計装置では、操
作者がデイスプレィの表示をみながら入力装置を操作し
て、データの入力等を行う。 回路設計装置は、回路図作成に用いる素子を表すシンボ
ルの絵柄についてのデータや素子を複数個収容する部品
パッケージ等についてのデータを予め記憶しており、こ
れを利用して簡単な入力により回路設計を行うことがで
きる。 そして、この回路設計にはＩＣを設計するためのＩＣ回
路設計と、セット物を設計するためのＰＣＢ　（プリン
ト基板）回路設計がある。 ここで、アナログ回路に関するＩＣ回路設計においては
、トランジスタ、抵抗等の素子の特性を一致させること
が必要な場合がある。すなわち、差動増幅器やカレント
ミラ・−回路においごは対となっているＦ・ランジスタ
が同一特性を有することが要求され、またこれら対のト
ラレジスタへの人力経路に配置される抵抗等も同一・な
特性か要求される場合が多い。 そし、で、実際のＩＣ作製の場合には、トランパ、スタ
をウニ、バー・上で近接（て配置１て累（整合イ取−）
たり、抵抗を同一ランドにおける素子分熱によって形成
、したりし２で特性を同一のものと

【°（゛いる。 一方、ＩＣの設計においでは、ンスクバターンの詳細な
設計に移る前に、基本的な回路の１否を確かめるために
ブレッドボードと呼ばれるｈ′価用の実装ＰＣＢを製作
し５、これによ−〕で設置１１．た回路の評価を行−７
でいる。そこで、ＩＣＣ回路ココ１おいてもブレッドボ
ルド用に通常のＰ　ＣＢ回路膜と同様、素］′−を部品
パッケージに割り（＝ｔ　＋′ｊる必要がある。 即ち、実際に製作されるＰＣＢにおいては、トラレジス
タ、抵抗等の素子は、単独の部品ではなく、複数個部品
パッケージに収められている場合か多い５．ぞｊ＝で１
．１１　ＣＢ回路設計においては５、素ｊ′を部品パッ
ゲ〜　シに割りイａ’ｉする必要かあり、竿め記憶しで
いる部品ベラ）７　−ジに−）いζ−のデー　タを利用
し、て各素子を部品パッケージ内にマニーアルまた（」
自動Ｃ割り付りていＺ）。 この各素−３″：自動割り（＝ｊけは、重接接続されで
いる素ｆ同士を優先ｔ、′Ｃ同一・部品バッグ−シに割
りイー１けることか基本と亀、るため、いく一つの素ゴ
を介シ２゛ζ接続されて′いるかという素子間の結合度
に基づいＣ１］っでいる。 ［発明が解決しようとする課題］ ところが、従来のＰＣＢ回路設計による自動割りイ・ｊ
けによれば、特性か同一であることが要求されるトラ゛
２／ジスタ、抵抗などの組についての考慮がなされてい
ないため、これらの素子が他の部品パッケージに分けら
れてしまう場合がある。 例λ、ば、第３図に示す回路例におい゛Ｃ１トランジス
タＱ１．Ｑ２．Ｑ３、Ｑ６をトランジスタを３・“プ割
り付けることができる部品パッケージに割り付ける場合
を考んる。この場合、直接接続する相手が一番多いトラ
ンジスタはＱ３であるため、このＱ　３を中心と１．て
結合度を考える。 直接接続を１次接続、素子を１つ介し、た接続を２次接
続、素子を２つ介した接続を３次接続と零ると、結合度
はＱ３に対し、次のようになる。 Ｑ】：］次接続２つ（ベース同士の接続、　　Ｑ３ベー
ス−Ｑ］コレクタ）、′３次接続３−１）（Ｑ３コレク
タ→Ｑ２→Ｒ２→Ｑ１コレクタ、Ｑ３コＩツクターＱ２
−Ｒ２→Ｑ１ベース、Ｑ３エミッターＲ５→Ｒ３） Ｑ２：１次接続１つ（Ｑ３コレクタとＱ２エミッタ）、
２次接続１つ（Ｑ３ベース−Ｒ２）　、３次接続２つ（
Ｑ３ベース−Ｒ２−Ｒ１，Ｑ３ベース→Ｑ１→Ｒ２）、 Ｑ６：１次接続１つ（ベース同士）、３次接続１つ（０
３ベース−Ｒ５−”Ｒ］、１．）、このため、結合度の
大きい順に部品パッケージに割り付けるとＱｌ、Ｑ２．
Ｑ３の３つが同一の部品パッケージに割り付けられるこ
とになる。 し、かし２、Ｑ３、Ｑ６はＱｌとで、力１／ントミラー
を構成するものであり、これらが別の部品パッケー　ジ
に割り（Ｊけられてし、まっと、素子の特性の相違によ
る影響かでＣしまい、十分な回路動作の評価ができなく
なってしまう。 そこで、従来は同一特性が望まれる素ｆか同一部品パッ
ケージになるように、人手によって割り付けを（−１っ
ていた。し２か［７、これでは非常に丁ＩＨＪ（時間）
がかかるとともに、誤り発生の確率か高くなるという問
題点かあった。 本発明は、上記問題点を解決することを課題としてなさ
れたものであり、同一特性とする必要があるか否かを考
慮して部品パッケージ内素子割り付けを行うことができ
る回路設計装置を提供することを目的とする。 ［課題を解決するための手段］ 本発明に係る回路設計装置は、回路中の同一の特性を有
することが望まし、い複数の素子について、整合指定を
行う整合指定手段と、整合指定された素子を抽出する抽
出手段と、前記抽出手段にょって抽出された整合指定さ
れた素子を他の素子に優先して同一部品パッケージに割
り付ける割り付け手段とを有することを特徴とする。 ［作用コ 差動増幅器等の対となるトランジスタ等同一特性を有す
ることが望まれる素子については、整合指定手段によっ
て指定しておく。 ブレッドボードの作成時等のＰＣＢ回路設計時には、抽
出手段によって整合指定された素子を抽出する。そして
、抽出された素子について他の素子に優先して同一部品
パッケージに優先して割り付ける。従って、同一特性が
望まれる素子を自動的に同一の特性が得やすい同一部品
パッケージに割り付けることができる。 ［実施例］ 以下、本発明の実施例について図面に基づいて説明する
。 第１図は、実施例の構成を示すブロック図であり、デー
タの処理、人出力制御等を行うＣＰＵＩに、キーボード
、マウス等の入力装置２、プロッタ、プリンタ等の出力
装置３、磁気ディスク等の外部記憶装置４、ＣＲＴ等の
表示装置５が接続されている。 そして、外部記憶装置４は各種論理回路、トランジスタ
や抵抗等の素子等の回路図上の表示を行なうためにそれ
らのシンボルの絵柄及びこのシンボルの基本的な属性を
記憶するシンボルライブラリ４　ａ　ｓ実際に回路を製
作する場合に利用される部品パッケージについての収容
素子数、素子名等を記憶する部品ライブラリ４ｂ及び対
話形式によって作成された回路図のデータ（各素子の配
置、接続関係の他、各素子についての識別名等の属性を
含む）を記憶する回路データ記憶部４Ｃを含んでいる。 この回路設計装置により、回路設計を行う場合には、ま
ず入力装置２から回路設計を行うためのプログラムのロ
ードを指令し、外部記憶装置４内に格納されているプロ
グラムをＣＰＵＩにロードして装置を起動する。次に、
外部記憶装置４の回路データ記憶部４Ｃに格納されてい
る各種の設計ファイルの中から所望の回路設計データを
読み出して表示装置５上に回路図（プリント基板の回路
図）を表示する。 このような状態で、入力装置２を操作し、対話処理によ
って回路図の変更、追加、訂正等の編集を行い、回路を
設計する。 ここで、新たにシンボルを回路図上に書き込む場合には
、入力装置２から所望のシンボルを、トランジスタ、抵
抗等のシンボル名で指定し、この指定に従ってシンボル
ライブラリ４ａ内のデータが読み出され、表示装置５に
おける回路図上にシンボルの表示が行われる。このよう
にして、シンボルライブラリ４ａから読出したデータは
、共通のデータであるため、作成中の回路図に特有の識
別名や素子の部品名等は入っていない。そこで、これら
のデータ（素子の属性）については、入力装置２を利用
して操作者が入力する。 また、シンボルの入力の際に、トランジスタや抵抗等の
品番を表わす部品名が直接指定された場合には、部品ラ
イブラリ４ｂよりその部品パッケージについてのデータ
が読み出されるとともに、対応するシンボルについての
データがシンボルライブラリ４ａから読み出され、これ
が表示装置５に表示される。 なお、新たな回路を設計する場合には、当初よりシンボ
ルライブラリ４ａ、部品ライブラリ４ｂ等のデータを利
用して、回路図を作成する。 次に、素子同士の整合を考慮した割り付け処理について
説明する。例えばアナログＩＣ回路設計では、同一の特
性を有することが要求される素子があり、これらについ
ても回路図上に表示する必要がある。 本実施例においては、素子整合、素子分離等の指定を行
うことができる。すなわち、第３図におけるトランジス
タＱ１．Ｑ３．Ｑ６はカレントミラーを構成するもので
あり、素子整合をとる必要がある。そこで、入力装置２
の指定によりこれら３つのトランジスタについて素子整
合の指定を行う。これによって、回路図上にマツチＮｏ
＜ＭＮｌ〉が表示されると共に、指定された３つのトラ
ンジスタＱｌ、Ｑ２．．Ｑ３に対し、ベアであることを
示す破線の矢印が表示される。また、差動増幅器を構成
する一対のトランジスタＱ４．Ｑ５に対しても同様の指
定が行われ、マツチＮｏ＜ＭＮ２〉及び矢印が表小され
る。 また、抵抗Ｒ８，Ｒ９，Ｒ６，Ｒ７は差動増幅器の所定
の動作のために、同一の特性を有していなければならず
、これら抵抗は同一ランドにおける素子分離により形成
する。そこで、入力装置２よりこれら抵抗がアイランド
Ｎｏ＜ＩＲＥ、＞のランドに形成されることの入力がな
されると、これらベアの抵抗か破線によって囲まれると
ともに、アイランドＮｏ＜　ＩＲｌ＞が表示される。同
様に抵抗Ｒ４，ＲＩＯはアイランドＮ　Ｏ＜　Ｉ　Ｒ２
＞、抵抗Ｒ３，Ｒ５，Ｒ１１はアイランドＮｏ＜ＩＲ３
〉と表示され、それぞれ破線で囲まれる。 この素子間の整合についての指定を行う場合は、まず入
力装Ｗ、２からの人力によりＣＰＵＩを整合についての
指定受は付けの状態とする。そこで、操作者は表示装置
５の回路上で整合をとらなければならない素子を順次カ
ーソルによって指定する。 これによ−）で、ＣＰＵＩにおいてこの指定が認識され
、上述のような表示か行われる。 そして、このようにして入力された素子整合、素子分離
等のベアの指定は、回路データ記憶部４Ｃに記憶される
。すなわち、＜ＭＮｌ、＞、く■Ｒ］、　＞等のマツチ
Ｎｏ、アイランドＮｏとＱｌ。 Ｑ３，０６等のシンボルＮｏか対応付けて記憶される。 次に、上述のような各素子間の整合や素子分離に基づき
、素子の部品パッケージへの割り付けが行われる。 部品パッケージは複数の素子をひとまとめにして収容し
たものであり、素子への接続はバラゲージ外部に露出さ
れているピンによって行う。このため、各素子の接続端
と部品パッケージにおけるビン番号を対応させるビン番
号の割り付けも行う。 ここで、本実施例における素子割り付けの動作について
第４図のフローチャートに基づいて説明する。 まず、初期設定として整合を取らなければならない素子
グループ（以下、ベアという）の数を表す変数Ｎ−０と
する（Ｓｌ）。次に、Ｎ　−Ｎ　＋　１として（Ｓ２）
、１一つ目のベアについての割り付けに入る。そして、
Ｎが指定されたベアの数より大きいかを判定しくＳ３）
、回路データ記憶部４Ｃに記憶された指定データに基づ
き同一ベアにおける同一部品名の素子を抽出する（Ｓ４
）。ここで、同一ベアの指定を受ける素子は、通常の場
合同一部品のものに限定されるが、抵抗とトランジスタ
等別の素子について同一のベア指定をしでもエラーとは
ならず、別々の部品パッケージへの割り付けを行うこと
ができる。 次に抽出された素子についての部品名に基づき、部品ラ
イブラリ４ｂから対応する部品パッケージについての情
報を抽出する（素子名／素子数／ビン番号）（Ｓ５）。 ここで、本実施例においては、操作者が、図面上におい
て各素子に対しビン番号をマニュアルで割り付けること
ができる。そこで、既にビン番号を割り付けられている
素子についてはその割り付けられたものについてエラー
がないかどうかのチエツク、ビン番号のチエツクを行う
（Ｓ６）。このビン番号のチエツクは、部品パッケージ
によってビン番号１．２，３はトランジスタのコレクタ
、ベース、エミッタが割り付けられなければならないと
いうようなルールがあるため、このチエツクを行うもの
である。 そして、エラーがないかをチエツクしくＳ７）、Ｕｌ、
、Ｕ２等の部品パッケー　ジ番号（以下、部品ロケーシ
ョンと呼ぶ）を実際の設計データとして割り付ける（Ｓ
８）。一方、Ｓ７によってエラーとなった場合には、ワ
ーニングメツセージを発するとともに、割り付けられた
ビン番号を解除する（Ｓ９）。 操作者によるビン番号割り付けがなかった場合又はＳ９
においてビン番号が解除された場合には、ピン番号未開
り付け処理を行う（Ｓ　１０）。この素子の割り付け処
理は、上述のようなルールに従１各素子をどの部品パッ
ケージに割り付けるかという部品ロケーションと、素子
を部品パッケージのどのビン番号に割り付けるかという
ビン番号割り付けを行うものであり、例えば部品パッケ
ージＵ１のどのビンに素子のどの端子を割り付けるかを
決定するものである。そして、このような部品パッケー
ジ番号とビン番号の割り付け結果が素子の属性として回
路図データ中に記憶される。 そして、同一部品名の素子についての割り付けが終わる
まで５１．０を繰り返し、同一部品名の素子について終
了した場合には、同一ベアにおける素子割り付けが終了
したか否かを判断する（８１．２）。同一のベアとして
指定された素子全部について素子割り付けが終了してい
なかった場合には、Ｓ４に戻り同一ベアで他の部品パッ
ケージの素子についての割り付けを行う。 一方、同一ベアにおける素子割り付けが終了していた場
合にはＳ２に戻り、Ｎがベア数を越えた場合に８３にお
いてＹＥＳとなり、この割り付け処理を終了する。 次に、素子割り付けの具体例について第２図及び第５図
に基づいて説明する。 第２図（Ａ）に示すように、部品パッケージＵには３つ
のトランジスタが収容されており、それぞれのコレクタ
、ベース、エミッタは１〜３゜７〜５．１０〜１２のビ
ンに割り当てられている。 そして、本発明によれば、上述のように、素子整合、素
子分離等の指定を考慮して部品パッケージに対する素子
の割り付けを行う。そこで、第３図の回路例において、
各トランジスタＱ１〜Ｑ６を部品パッケージに割り付け
ると、第５図に示すように、素子整合の指定（マツチＮ
ｏ＜ＭＮＩ＞）がなされているＱｌ、Ｑ３．Ｑ６が同一
の部品ロケーションＵ１に割り付けられる。また、この
ときトランジスタＱ１のコレクタ、ベース、エミッタに
ビン番号１．　２．　３が、トラジスタＱ３のコレクタ
、ベース、エミッタにビン番号７，６．５が、トランジ
スタＱ６のコレクタ、ベース、エミッタにビン番号１０
．１１．１２が割り付けられる。また、マツチＮｏ＜Ｍ
Ｎ２＞のトランジスタＱ４．Ｑ５については部品ロケー
ションＵ２が割り付けられ、同様にビン番号の指定もな
される。 一方、抵抗について部品パッケージとしては、第２図（
Ｂ）に示したような部品パッケージＲＮがあり、４つの
抵抗が収納されている。そこで、素子分離の指定がある
アイランドＮｏ＜ＩＲＩ＞の４つの抵抗Ｒ６，Ｒ７，Ｒ
８，Ｒ９か１つの部品ロケーションＲＮＩのビン番号１
−８．２−７゜３−６．４−５に割り付けられる。 また、アイランドＮｏ＜　ＩＲ２＞の２つの抵抗Ｒ４，
ＲＩＯが１つの部品ロケーションＲＮ２のビン番号１−
８．２−７に割り付けられ、アイランドＮｏ＜　ＩＲ３
＞の３つの抵抗Ｒ３，Ｒ５，Ｒ］１が１つの部品ロケー
ションＲＮ３のビン番号１−８．２−７．３−６に割り
付けられる。 なお、素子整合、素子分離等の指定のないトランジスタ
Ｑ２、抵抗Ｒ１，Ｒ２は、指定のあるものの割り付けが
終った後、順次所定の部品ロケーションＵ２．ＲＮ２に
割り付けられる。 このように、本実施例においては素子整合や素子分離等
の指定をデータとして取り込み、これに応じてＰＣＢ回
路設計における処理において部品ロケーション、ビン番
号割り付け等を行うことができる。従って、ブレッドボ
ード作成時において、同一パッケージにこれら素子を割
り付けることができる。 ［発明の効果］ 以上説明したように、この発明に係る回路設計装置によ
れば、回路データにおける同一特性にすべき素子を自動
的に抽出し、これを同一の部品パッケージに割り付ける
ことができる。そこで、手作業による誤割り付けの回避
及び時間短縮を達成することができる。

【図面の簡単な説明】

第１図はこの発明に係る回路設計装置のブロック図、 第２図（Ａ）、（Ｂ）は部品パッケージの概略構成を示
す模式図、 第３図はベア性による素子割り付けの表示例を示す回路
図、 第４図は素子割り付け処理の手順を示すフローチャー　
ト、 第５図はビン番号割り付けを含む素子割りイ」の表示例
を示す回路図である。 〕　・・　中央処理装置（Ｃｒ’Ｕ） ２　・・・　入力装置 ３　・・・　出力装置 ４　・・・　外部記憶装置 ４ａ　・・・　シンボルライブラリ ４ｂ　・・・　部品ライブラリ ４Ｃ・・・　回路データ記憶部 ５　・・　表示装置 す

Claims (1)

1. 【特許請求の範囲】 入力装置、出力装置、表示装置、記憶装置及びこれらが
   接続される中央処理装置を含み、対話処理によって回路
   構成要素である素子の部品パッケージへの割り付けを含
   む回路の設計を行う回路設計装置であって、 回路中の同一の特性を有することが望ましい複数の素子
   について、整合指定を行う整合指定手段と、 整合指定された素子を抽出する抽出手段と、この抽出手
   段によって抽出された素子を他の素子に優先して同一部
   品パッケージに割り付ける割り付け手段と、 を有することを特徴とする回路設計装置。