JPH0453040B2 - - Google Patents
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- JPH0453040B2 JPH0453040B2 JP60025676A JP2567685A JPH0453040B2 JP H0453040 B2 JPH0453040 B2 JP H0453040B2 JP 60025676 A JP60025676 A JP 60025676A JP 2567685 A JP2567685 A JP 2567685A JP H0453040 B2 JPH0453040 B2 JP H0453040B2
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
- G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0404—Matrix technologies
- G09G2300/0417—Special arrangements specific to the use of low carrier mobility technology
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- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
- G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置、特にEPROM、
E2PROMなどの不揮発生メモリに使用して好適
なビツト線データセンス系に関する。
E2PROMなどの不揮発生メモリに使用して好適
なビツト線データセンス系に関する。
（発明の技術的背景〕
第５図は、従来のオープンビツトライン形式を
採用したダイナミツク型ランダムアクセスメモリ
（RAM）の一部であつて、メモリセルアレイに
おける各カラムのうち１つのカラムを代表的に示
している。BLおよびは中央に位置する同期型
センスアンプSAに各一端が接続され各地端が両
側方向に延設された一対のビツト線、MCは上記
一方のビツト線BLに接続された複数のメモリセ
ルおよび１個のダミーセルのうち代表的に示され
た１個のメモリセル、MDは同じく前記他方のビ
ツト線に接続された複数のメモリセルおよび
１個のダミーセルのうち代表的に示されたダミー
セル、WLは前記メモリセルMCを選択するため
のワード線、WDは前記ダーミセルMDを選択す
るためのダミーワード線、C1、C2は前記各ビツ
ト線BL，の負荷容量である。
採用したダイナミツク型ランダムアクセスメモリ
（RAM）の一部であつて、メモリセルアレイに
おける各カラムのうち１つのカラムを代表的に示
している。BLおよびは中央に位置する同期型
センスアンプSAに各一端が接続され各地端が両
側方向に延設された一対のビツト線、MCは上記
一方のビツト線BLに接続された複数のメモリセ
ルおよび１個のダミーセルのうち代表的に示され
た１個のメモリセル、MDは同じく前記他方のビ
ツト線に接続された複数のメモリセルおよび
１個のダミーセルのうち代表的に示されたダミー
セル、WLは前記メモリセルMCを選択するため
のワード線、WDは前記ダーミセルMDを選択す
るためのダミーワード線、C1、C2は前記各ビツ
ト線BL，の負荷容量である。
第６図は、上記メモリでのセルデータ読出し動
作におけるシーケンス動作波形を示している。即
ち、先ずプリーチヤージ期間に各ワード線および
各ダミーワード線が非活性状態のままで図示しな
いプリチヤージ・イコライズ回路によりビツト線
BL，がプリチヤージされると共にイコライズ
される。次に、フリーランニング期間に、たとえ
ば図示のメモリセルMCが選択されるものとすれ
ば、そのワード線WLおよびこれはセンスアンプ
SAを介して反対側に位置するダミーワード線
WDが活性化され、メモリセルMCおよびダミー
セルMDが選択される。これにより、上記メモリ
セルMCの電荷蓄積状態（データ内容）に応じて
ビツト線BL，間に微少な電位差が生じる。次
に、センスラツチ期間にセンスアンプSAが動作
し、上記ビツト線BL，間の電位差がセンスラ
ツチされ、さらにビツト線BL，の一方がVDD
電源電位、地方が接地電位になるまで増幅され
る。これにより、データの読み出しが行なわれる
と共に前記選択セルに対する再書き込みが行なわ
れる。
作におけるシーケンス動作波形を示している。即
ち、先ずプリーチヤージ期間に各ワード線および
各ダミーワード線が非活性状態のままで図示しな
いプリチヤージ・イコライズ回路によりビツト線
BL，がプリチヤージされると共にイコライズ
される。次に、フリーランニング期間に、たとえ
ば図示のメモリセルMCが選択されるものとすれ
ば、そのワード線WLおよびこれはセンスアンプ
SAを介して反対側に位置するダミーワード線
WDが活性化され、メモリセルMCおよびダミー
セルMDが選択される。これにより、上記メモリ
セルMCの電荷蓄積状態（データ内容）に応じて
ビツト線BL，間に微少な電位差が生じる。次
に、センスラツチ期間にセンスアンプSAが動作
し、上記ビツト線BL，間の電位差がセンスラ
ツチされ、さらにビツト線BL，の一方がVDD
電源電位、地方が接地電位になるまで増幅され
る。これにより、データの読み出しが行なわれる
と共に前記選択セルに対する再書き込みが行なわ
れる。
上記メモリにおいては、セル構造はパツシプで
あり、センスアンプSAとしてたとえばCMOS（相
補性絶縁ゲート型）回路を用いたものとして、こ
の部分の電力消費がないものとすれば、センスラ
ツチ動作によりピツト線電位が定まつた後におけ
る貫通電流経路は存在しないことになる。
あり、センスアンプSAとしてたとえばCMOS（相
補性絶縁ゲート型）回路を用いたものとして、こ
の部分の電力消費がないものとすれば、センスラ
ツチ動作によりピツト線電位が定まつた後におけ
る貫通電流経路は存在しないことになる。
一方、メモリの大容量比に伴ない、ビツト線の
寄生容量が増加し、セルの縮小化に伴なつてセル
のコンダクタンスが小さくなると、アクテイブな
セル構造を持つEPROM（紫外線消去・再書込み
可能な読出し専用メモリ）とかE2PROM（電気的
消去・再書込み可能な読出し専用メモリ）などと
不揮発生メモリについても、前記オープンビツト
ライン形式の採用が有望となる。何故なら、この
形式によれば、対称のビツト線間で寄生容量効果
が相殺されるので、選択セルとダミーセルとの比
較的小さいコンダクタンス差により決まるビツト
線間の微少電位差をセンスすることができる。
寄生容量が増加し、セルの縮小化に伴なつてセル
のコンダクタンスが小さくなると、アクテイブな
セル構造を持つEPROM（紫外線消去・再書込み
可能な読出し専用メモリ）とかE2PROM（電気的
消去・再書込み可能な読出し専用メモリ）などと
不揮発生メモリについても、前記オープンビツト
ライン形式の採用が有望となる。何故なら、この
形式によれば、対称のビツト線間で寄生容量効果
が相殺されるので、選択セルとダミーセルとの比
較的小さいコンダクタンス差により決まるビツト
線間の微少電位差をセンスすることができる。
第７図は、上記説明に基いて、たとえば２トラ
ンジスタ構造のメモリセルを有するE2PROMに
内部同期型のオープンビツトライン形式を採用し
た場合の一部を示しており、第５図に比べてメモ
リセル１、ダミーセル２の構造が異なり、その他
は同じてあるので第５図中と同一符号を付してそ
の説明を省略している。なお、上記内部同期型と
は、アドレス切換時にその変化を検出して内部で
パルスを発生し、これをトリガとしてプリチヤー
ジ・イコライズ、フリーランニング、データラツ
チの読取りサイクルをとる方式である。
ンジスタ構造のメモリセルを有するE2PROMに
内部同期型のオープンビツトライン形式を採用し
た場合の一部を示しており、第５図に比べてメモ
リセル１、ダミーセル２の構造が異なり、その他
は同じてあるので第５図中と同一符号を付してそ
の説明を省略している。なお、上記内部同期型と
は、アドレス切換時にその変化を検出して内部で
パルスを発生し、これをトリガとしてプリチヤー
ジ・イコライズ、フリーランニング、データラツ
チの読取りサイクルをとる方式である。
第８図は、上記E2PROMにおけるメモリセル
１データの読出し動作に対応するシーケンス動作
波形を示している。この動作は、第６図を参照し
て前述した動作と殆んど同じであるが、センス増
幅後のセルへの再書込みは行なわれず、ダミーセ
ル２のコンダンスは選択セル１のデータ消去状態
（高インピーダンス状態）とプログラム状態（低
インピーダンス状態）との中間に位置している。
１データの読出し動作に対応するシーケンス動作
波形を示している。この動作は、第６図を参照し
て前述した動作と殆んど同じであるが、センス増
幅後のセルへの再書込みは行なわれず、ダミーセ
ル２のコンダンスは選択セル１のデータ消去状態
（高インピーダンス状態）とプログラム状態（低
インピーダンス状態）との中間に位置している。
ところで、上記オープンビツトライン形式の
E2PROMにおいては次に述べるような３つの問
題点がある。(1)センスラツチ動作後のビツト線電
位が安定した状態において、選択セルおよびダミ
ーセルが有限のコンダクタンスを有するので、第
７図中に示すようにセンスアンプSA→一方のビ
ツト線BL→選択セル１の直流経路が生じて電流
i1が流れると共に、センスアンプSA→地方のビ
ツト線→ダミーセル２の直流経路が生じて電
流i2が流れる。このような電流i1、i2は、メモリ
セルアレイにおけるビツト線分あるいはそれに準
ずる本数分流れるので膨大な電流消費となる。(2)
または、上記電流i1、i2が流れるので、ラツチ状
態でのビツト線最高電位VD1はVDD電源電位まで
達しない、即ちセンスアンプSAの増幅機能が弱
い。このように、ビツト線のハイレベル電位VD1
が低いと、センスアンプSAの次段バツフアのゲ
ート入力レベルが低くなるので読出し速度が遅く
なり、ラツチ速度（遷移時間）も遅くなる。この
問題は、センスアンプSAのプルアツプ側トラン
ジスタのコンダクタンスｇｍを上げることによつ
てある程度解消できるが、これに伴なつて電流消
費の増大を招くことは避けられない。(3)また、比
較的高電位の前記ハイレベル電位VD1になつてい
る一方のビツト線に接続されているメモリセル
群、ダミーセルは、そのトランスフアゲートトラ
ンジスタQ2のドレインに上記VD1が長時間にわた
つて印加されることによつてフローテイングゲー
トトランジスタQ1の電荷放出を生じさせるので
好ましくない。
E2PROMにおいては次に述べるような３つの問
題点がある。(1)センスラツチ動作後のビツト線電
位が安定した状態において、選択セルおよびダミ
ーセルが有限のコンダクタンスを有するので、第
７図中に示すようにセンスアンプSA→一方のビ
ツト線BL→選択セル１の直流経路が生じて電流
i1が流れると共に、センスアンプSA→地方のビ
ツト線→ダミーセル２の直流経路が生じて電
流i2が流れる。このような電流i1、i2は、メモリ
セルアレイにおけるビツト線分あるいはそれに準
ずる本数分流れるので膨大な電流消費となる。(2)
または、上記電流i1、i2が流れるので、ラツチ状
態でのビツト線最高電位VD1はVDD電源電位まで
達しない、即ちセンスアンプSAの増幅機能が弱
い。このように、ビツト線のハイレベル電位VD1
が低いと、センスアンプSAの次段バツフアのゲ
ート入力レベルが低くなるので読出し速度が遅く
なり、ラツチ速度（遷移時間）も遅くなる。この
問題は、センスアンプSAのプルアツプ側トラン
ジスタのコンダクタンスｇｍを上げることによつ
てある程度解消できるが、これに伴なつて電流消
費の増大を招くことは避けられない。(3)また、比
較的高電位の前記ハイレベル電位VD1になつてい
る一方のビツト線に接続されているメモリセル
群、ダミーセルは、そのトランスフアゲートトラ
ンジスタQ2のドレインに上記VD1が長時間にわた
つて印加されることによつてフローテイングゲー
トトランジスタQ1の電荷放出を生じさせるので
好ましくない。
上述したような問題は、EPROMにオープンピ
ツトライン形式を採用した場合にも同様に生じ
る。
ツトライン形式を採用した場合にも同様に生じ
る。
本発明は上記の事情に鑑みてなされたもので、
データ読出し速度を向上でき、センス動作後にお
ける電流消費を抑制でき、メモリ内容の信頼性を
向上し得る半導体記憶装置を提供するものであ
る。
データ読出し速度を向上でき、センス動作後にお
ける電流消費を抑制でき、メモリ内容の信頼性を
向上し得る半導体記憶装置を提供するものであ
る。
即ち、本発明は、メモリセルアレイの各カラム
におけるそれぞれメモリセルおよびダミーセルが
接続されたビツト線対のビツト線間の電位差をセ
ンスアンプによりセンス増幅してデータ読出しを
行なう半導体記憶装置において、前記センスアン
プの両入力端と対応するビツト線対の各ビツト線
との間に少なくとも各１個設れられ、前記、ビツ
ト線対のプリチヤージ時にはオン状態に制御さ
れ、このビツト線対のビツト線間の電位差が前記
センスアンプによりセンスラツチされた後にオフ
状態に制御されるトランスフアゲートと、前記ビ
ツト線と電極との間にそれぞれ設けられプリチヤ
ージを行うスイツチ素子と、前記ビツト線対の各
ビツト線と接地端との間にそれぞれ設けられ、前
記トランスフアゲートがオフ状態になつたのちオ
ン状態に制御されて上記各ビツト線を接地電位に
ブルダウンするトランジスタとを具備することを
特徴とするものである。
におけるそれぞれメモリセルおよびダミーセルが
接続されたビツト線対のビツト線間の電位差をセ
ンスアンプによりセンス増幅してデータ読出しを
行なう半導体記憶装置において、前記センスアン
プの両入力端と対応するビツト線対の各ビツト線
との間に少なくとも各１個設れられ、前記、ビツ
ト線対のプリチヤージ時にはオン状態に制御さ
れ、このビツト線対のビツト線間の電位差が前記
センスアンプによりセンスラツチされた後にオフ
状態に制御されるトランスフアゲートと、前記ビ
ツト線と電極との間にそれぞれ設けられプリチヤ
ージを行うスイツチ素子と、前記ビツト線対の各
ビツト線と接地端との間にそれぞれ設けられ、前
記トランスフアゲートがオフ状態になつたのちオ
ン状態に制御されて上記各ビツト線を接地電位に
ブルダウンするトランジスタとを具備することを
特徴とするものである。
したがつて、センスラツチ後にセンスアンプと
ビツト線との間が電気的に分離されるので、セン
スアンプのセンスデータの遷移時間が短かく、し
かもセンスデータはVDD電源電位と接地電位との
間でフルスイングし、データ読出し速度が速くな
る。また、センスラツチ後の電流消費が抑制さ
れ、セルのドレインに高電位がかかることなく、
セルに対する誤つた書込みが行なわれることもな
く、セルデータの信頼性が高くなる。
ビツト線との間が電気的に分離されるので、セン
スアンプのセンスデータの遷移時間が短かく、し
かもセンスデータはVDD電源電位と接地電位との
間でフルスイングし、データ読出し速度が速くな
る。また、センスラツチ後の電流消費が抑制さ
れ、セルのドレインに高電位がかかることなく、
セルに対する誤つた書込みが行なわれることもな
く、セルデータの信頼性が高くなる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図は本発明に至る改良前のオー
プンビツトライン形式を採用したE2PROMの一
部であつて、メモリセルアレイにおける各カラム
のうち１つのカラムを代表的に示している。SA
はたとえばCMOSフリツプフロツプ回路を用い
た同期型センスアンプ、BLおよびは上記セン
スアンプSAの左右両側方向に延設された一対の
ビツト線、１は上記一方のビツト線BLに接続さ
れた複数のメモリセルおよび１個のダミーセルの
うち代表的に示された１個のメモリアル、２は同
じく前記地方とビツト線に接続された複数の
メモリセルおよび１個のダミーセルのうち代表的
に示されたダミーセル、WLは前記メモリセル１
を選択するためのワード線、WDは前記ダミーセ
ル２を選択するためのダミーワード線、C1、C2
は前気各ビツト線BL、の負荷容量である。前
記各セルは、電気的消去および書込みが可能であ
つて、ビツト線にドレインが接続されたトランス
フアゲート用MOSトランジスタQ2とフローテイ
ングゲートトランジスタQ1とからなる。
に説明する。第１図は本発明に至る改良前のオー
プンビツトライン形式を採用したE2PROMの一
部であつて、メモリセルアレイにおける各カラム
のうち１つのカラムを代表的に示している。SA
はたとえばCMOSフリツプフロツプ回路を用い
た同期型センスアンプ、BLおよびは上記セン
スアンプSAの左右両側方向に延設された一対の
ビツト線、１は上記一方のビツト線BLに接続さ
れた複数のメモリセルおよび１個のダミーセルの
うち代表的に示された１個のメモリアル、２は同
じく前記地方とビツト線に接続された複数の
メモリセルおよび１個のダミーセルのうち代表的
に示されたダミーセル、WLは前記メモリセル１
を選択するためのワード線、WDは前記ダミーセ
ル２を選択するためのダミーワード線、C1、C2
は前気各ビツト線BL、の負荷容量である。前
記各セルは、電気的消去および書込みが可能であ
つて、ビツト線にドレインが接続されたトランス
フアゲート用MOSトランジスタQ2とフローテイ
ングゲートトランジスタQ1とからなる。
さらに、本発明においては、前記センスアンプ
SAと各ビツト線BL，との間に所定期間（プ
リチヤージ、フリーランニング、センスラツチ動
作期間）はオン状態になり、センスラツチ動作後
から次のサイクルのプリチヤージが開始するまで
の期間はオフ状態に制御されるそれぞれ少なくと
も１個以上（本例では１個）のMOSトランジス
タからなるトランスフアゲート３1，３2が設けら
れている。
SAと各ビツト線BL，との間に所定期間（プ
リチヤージ、フリーランニング、センスラツチ動
作期間）はオン状態になり、センスラツチ動作後
から次のサイクルのプリチヤージが開始するまで
の期間はオフ状態に制御されるそれぞれ少なくと
も１個以上（本例では１個）のMOSトランジス
タからなるトランスフアゲート３1，３2が設けら
れている。
次に、上記メモリにおけるセルデータ読出し動
作について第２図ａ，ｂを参照して説明する。即
ち、先ずプリチヤージ期間に各ワード線および各
ダミーワード線が非活性状態のままで図示しない
プリチヤージ・イコライズ回路によりピツト線
BL，がプリチヤージされると共にイコライズ
（等電位化）される。次に、フリーランニング期
間にたとえば図示のメモリセル１が選択されるも
のとすれば、そのワード線WLおよびこれとはセ
ンスアンプSAを介して反対側に位置するダミー
ワード線WDが活性化され、メモリセル１および
ダミーセル２が選択される。これにより、上記メ
モリセル１の電荷蓄積状態（データ内容）に応じ
てビツト線BL，間に微少な電位差が生じる。
次に、センスラツチ期間にセンスアンプSAが動
作し、上記ビツト線BL，間の電位差がセンス
ラツチされる。このラツチ動作後に前記ビツト線
BL，に直列接続されているトランスフアゲー
ト３1，３2がオフ状態になる。これにより、セン
スアンプSAはピツト線負荷から分離するので、
その両入力端の各電位VS，Sは第２図ａに示す
ように急激にVDD電源側あるいは接地電源側へ遷
移する。しかも、このときセンスアンプSAから
ビツト線BL，を通してセルに流入する電流は
存在しないので、上記各電位遷移はVDD電源電位
あるいは接地電位までフルスイングし、このよう
にしてセンスデータの電位が定まつた後において
直流経路は存在しないので電流消費は生じない。
一方、前記したようにトランスフアゲート３1，
３2がオフ状態になつた途端、各ビツト線BL，
BLの電位はセンスアンプSAの電位遷移には追随
しなくなるので、各セルのトランスフアゲート用
トランジスタQ2のドレインに高電位の負担がか
かる現象は避けられる。この場合、選択セル１が
ハイインピーダンス状態（データが消去された
“１”状態）であるか、あるいはロウインピーダ
ンス状態（データが書き込まれた“０”状態）で
あるかに応じて選択セル側のビツト線BLの電位
は第２図ｂ中に示すよういに変化し、ダミーセル
側のビツト線の電位は図示の如く変化する。
作について第２図ａ，ｂを参照して説明する。即
ち、先ずプリチヤージ期間に各ワード線および各
ダミーワード線が非活性状態のままで図示しない
プリチヤージ・イコライズ回路によりピツト線
BL，がプリチヤージされると共にイコライズ
（等電位化）される。次に、フリーランニング期
間にたとえば図示のメモリセル１が選択されるも
のとすれば、そのワード線WLおよびこれとはセ
ンスアンプSAを介して反対側に位置するダミー
ワード線WDが活性化され、メモリセル１および
ダミーセル２が選択される。これにより、上記メ
モリセル１の電荷蓄積状態（データ内容）に応じ
てビツト線BL，間に微少な電位差が生じる。
次に、センスラツチ期間にセンスアンプSAが動
作し、上記ビツト線BL，間の電位差がセンス
ラツチされる。このラツチ動作後に前記ビツト線
BL，に直列接続されているトランスフアゲー
ト３1，３2がオフ状態になる。これにより、セン
スアンプSAはピツト線負荷から分離するので、
その両入力端の各電位VS，Sは第２図ａに示す
ように急激にVDD電源側あるいは接地電源側へ遷
移する。しかも、このときセンスアンプSAから
ビツト線BL，を通してセルに流入する電流は
存在しないので、上記各電位遷移はVDD電源電位
あるいは接地電位までフルスイングし、このよう
にしてセンスデータの電位が定まつた後において
直流経路は存在しないので電流消費は生じない。
一方、前記したようにトランスフアゲート３1，
３2がオフ状態になつた途端、各ビツト線BL，
BLの電位はセンスアンプSAの電位遷移には追随
しなくなるので、各セルのトランスフアゲート用
トランジスタQ2のドレインに高電位の負担がか
かる現象は避けられる。この場合、選択セル１が
ハイインピーダンス状態（データが消去された
“１”状態）であるか、あるいはロウインピーダ
ンス状態（データが書き込まれた“０”状態）で
あるかに応じて選択セル側のビツト線BLの電位
は第２図ｂ中に示すよういに変化し、ダミーセル
側のビツト線の電位は図示の如く変化する。
即ち、上記例のE2PROMによれば、センスラ
ツチ後にセンスアツプとビツト線との間が電気的
に分離されるので、センスアンプSAのセンスデ
ータの遷移時間が短かく、しかもセンスデータは
VDD電源電位と接地電位との間でフルスイングし
て次段バツフアのゲート入力レベルが高くなり、
データ読出し速度が速くなる。またセンスラツチ
後にセンスアンプとビツト線との間で直流電流が
流れることもなく、電流消費が抑制される。ま
た、センスラツチ後にセルのドレインに高電位が
かかることもなく、セルに対する誤つた書込みが
行なわれることもなく、セルデータの信頼性が高
い。
ツチ後にセンスアツプとビツト線との間が電気的
に分離されるので、センスアンプSAのセンスデ
ータの遷移時間が短かく、しかもセンスデータは
VDD電源電位と接地電位との間でフルスイングし
て次段バツフアのゲート入力レベルが高くなり、
データ読出し速度が速くなる。またセンスラツチ
後にセンスアンプとビツト線との間で直流電流が
流れることもなく、電流消費が抑制される。ま
た、センスラツチ後にセルのドレインに高電位が
かかることもなく、セルに対する誤つた書込みが
行なわれることもなく、セルデータの信頼性が高
い。
第３図は本発明の実施例である。前述したよう
なセンスラツチ後におけるセルドレインに対する
電圧負担をさらに軽減するためには、第３図に示
すように各ビツト線BL，と接地端との間に各
１個のプルタウン用MOSトランジスタ４1，４2
を接続し、前記トランスフアゲート３1，３2がオ
フ状態になつた後に次のプリチヤージ開始までに
わたつて上記トランジスタ４1，４2をオン状態に
制御するようにするとよい。なお、第３図におい
て、前記第１図中と同一部分には同一符号を付し
ており、４はビツト線プリチヤージおよびビツト
線電位イコライズ用のプリチヤージ・イコライズ
回路を示している。上記したようなトランジスタ
４1，４2によつて、センスアンプSAのセンスラ
ツチ後にビツト線BL，がセンスアンプSAか
ら分離された後でビツト線BL，が接地電位に
なるので、セルに対する誤つた書込みが防止され
ると共に、セルのドレイン端がフローテイング状
態であることに起因する誘導ノイズの問題を避け
ることが可能になる。また、上記第３図の回路に
よれば、データセンス感度がさらに向上するとい
う副次的な効果が得られる。即ち、第４図は、第
３図の回路においてたとえば２回にわたつて連続
した反転データの読取りを行なつた場合のビツト
線BL，の電位変化を示している。ここで、プ
リチヤージサイクルにおいてプリチヤージ動作と
イコライズ動作とが同時に行なわれた段階でビツ
ト線間電位差が小さいほどデータセンスを高感度
で行なうことが可能になるものであり、第３図の
回路によれば、プリチヤージサイクル開始時t1、
t2の前に両ビツト線BL，とも接地電位になつ
ていて、前サイクルの読み出しデータの履歴が残
つていないのでデータセンスを高感度で行なうこ
とができる。
なセンスラツチ後におけるセルドレインに対する
電圧負担をさらに軽減するためには、第３図に示
すように各ビツト線BL，と接地端との間に各
１個のプルタウン用MOSトランジスタ４1，４2
を接続し、前記トランスフアゲート３1，３2がオ
フ状態になつた後に次のプリチヤージ開始までに
わたつて上記トランジスタ４1，４2をオン状態に
制御するようにするとよい。なお、第３図におい
て、前記第１図中と同一部分には同一符号を付し
ており、４はビツト線プリチヤージおよびビツト
線電位イコライズ用のプリチヤージ・イコライズ
回路を示している。上記したようなトランジスタ
４1，４2によつて、センスアンプSAのセンスラ
ツチ後にビツト線BL，がセンスアンプSAか
ら分離された後でビツト線BL，が接地電位に
なるので、セルに対する誤つた書込みが防止され
ると共に、セルのドレイン端がフローテイング状
態であることに起因する誘導ノイズの問題を避け
ることが可能になる。また、上記第３図の回路に
よれば、データセンス感度がさらに向上するとい
う副次的な効果が得られる。即ち、第４図は、第
３図の回路においてたとえば２回にわたつて連続
した反転データの読取りを行なつた場合のビツト
線BL，の電位変化を示している。ここで、プ
リチヤージサイクルにおいてプリチヤージ動作と
イコライズ動作とが同時に行なわれた段階でビツ
ト線間電位差が小さいほどデータセンスを高感度
で行なうことが可能になるものであり、第３図の
回路によれば、プリチヤージサイクル開始時t1、
t2の前に両ビツト線BL，とも接地電位になつ
ていて、前サイクルの読み出しデータの履歴が残
つていないのでデータセンスを高感度で行なうこ
とができる。
なお、本発明はオープンビツトライン形式の
EPROMに適用した場合にも有効である。また、
E2PROMやEPROMは、各メモリセルのパター
ンが方形に近いのでパターンレイアウトの容易
性、効率の点でオープンビツトライン形式の採用
が有利であるが、これに限らずビツト線対の各ビ
ツト線が対向して平行に設けられるフオールデツ
ドビツトライン形式を採用した場合にも本発明を
適用可能である。
EPROMに適用した場合にも有効である。また、
E2PROMやEPROMは、各メモリセルのパター
ンが方形に近いのでパターンレイアウトの容易
性、効率の点でオープンビツトライン形式の採用
が有利であるが、これに限らずビツト線対の各ビ
ツト線が対向して平行に設けられるフオールデツ
ドビツトライン形式を採用した場合にも本発明を
適用可能である。
上述したように本発明の半導体記憶装置によれ
ば、センスアンプ両入力端と対応する各ビツト線
との間にトランスフアーゲートを挿入してセンス
アンプのセンスラツチ後に上記トランスフアゲー
トをオフ状態に制御することによつて、データ読
出し速度の向上、センス動作後における電流消費
の抑制、メモリ内容の信頼性の向上を実現でき
る。
ば、センスアンプ両入力端と対応する各ビツト線
との間にトランスフアーゲートを挿入してセンス
アンプのセンスラツチ後に上記トランスフアゲー
トをオフ状態に制御することによつて、データ読
出し速度の向上、センス動作後における電流消費
の抑制、メモリ内容の信頼性の向上を実現でき
る。
第１図は本発明に至る改良前のE2PROMの一
部を示す回路図、第２図ａ，ｂは第１図のメモリ
のセルデータ読出し動作におけるセンスアンプの
両入力端の電位変化およびビツト線対の電位変化
を示す図、第３図は本発明の実施例を示す回路
図、第４図は第３図のメモリのデータ読出し動作
が２回連続した場合のビツト線対の電位変化を示
す図、第５図は従来のオープンビツトライン形式
のダイナミツク型RAMの一部を示す回路図、第
６図は第５図のメモリのセルデータ読出し動作に
おけるビツト線対の電位変化を示す図、第７図は
従来のオープンビツトライン形式をそのまま採用
したE2PROMの一部を示す回路図、第８図は第
７図のメモリのセルデータ読出し動作におけるビ
ツト線対の電位変化を示す図である。 １……メモリセル、２……ダミーセル、３1，
３2……トランスフアゲート、４1，４2……MOS
トランジスタ、BL，……ビツト線、SA……
センスアンプ、４……プリチヤージ用スイツチ素
子。
部を示す回路図、第２図ａ，ｂは第１図のメモリ
のセルデータ読出し動作におけるセンスアンプの
両入力端の電位変化およびビツト線対の電位変化
を示す図、第３図は本発明の実施例を示す回路
図、第４図は第３図のメモリのデータ読出し動作
が２回連続した場合のビツト線対の電位変化を示
す図、第５図は従来のオープンビツトライン形式
のダイナミツク型RAMの一部を示す回路図、第
６図は第５図のメモリのセルデータ読出し動作に
おけるビツト線対の電位変化を示す図、第７図は
従来のオープンビツトライン形式をそのまま採用
したE2PROMの一部を示す回路図、第８図は第
７図のメモリのセルデータ読出し動作におけるビ
ツト線対の電位変化を示す図である。 １……メモリセル、２……ダミーセル、３1，
３2……トランスフアゲート、４1，４2……MOS
トランジスタ、BL，……ビツト線、SA……
センスアンプ、４……プリチヤージ用スイツチ素
子。
Claims (1)
- １ それぞれメモリセルおよびダミーセルが接続
されたビツト線対のビツト線間の電位差をセンス
アンプによりセンス増幅してデータ読出しを行な
う電気的にデータ書込み可能な不揮発性の半導体
記憶装置において、前記センスアンプの両入力端
と対応するビツト線対の各ビツト線との間に少な
くとも各１個設けられ、前記ビツト線対のプリチ
ヤージ時にはオン状態に制御され、このビツト線
対のビツト線間の電位差が前記センスアンプによ
りセンスラツチされた後にオフ状態に制御される
トランスフアゲートと、前記センスアンプの両入
力端と電源との間にそれぞれ設けられ、前記プリ
チヤージ時にオン状態になつて前記ビツト線対の
プリチヤージを行うためのスイツチ素子と、前記
ビツト線対の各ビツト線と接地端との間にそれぞ
れ設けられ、前記トランスファゲートがオフ状態
になつたのちオン状態に制御されて上記各ビツト
線を接地電位にプルダウンするトランジスタとを
具備したことを特徴とする不揮発生の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025676A JPS61184794A (ja) | 1985-02-13 | 1985-02-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025676A JPS61184794A (ja) | 1985-02-13 | 1985-02-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184794A JPS61184794A (ja) | 1986-08-18 |
| JPH0453040B2 true JPH0453040B2 (ja) | 1992-08-25 |
Family
ID=12172386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025676A Granted JPS61184794A (ja) | 1985-02-13 | 1985-02-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184794A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2656280B2 (ja) * | 1987-07-01 | 1997-09-24 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| IT1232974B (it) * | 1987-12-01 | 1992-03-11 | Sgs Microelettronica Spa | Circuito di polarizzazione e precarica per linea di bit di celle di memoria eprom in tecnologia cmos |
| JPH04119597A (ja) * | 1990-09-07 | 1992-04-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置のセンスアンプ |
| GB9423036D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | An integrated circuit memory device |
| JPH11306782A (ja) | 1998-04-24 | 1999-11-05 | Sharp Corp | 半導体記憶装置 |
| KR100295657B1 (ko) * | 1998-08-21 | 2001-08-07 | 김영환 | 반도체메모리의데이터입출력회로 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1497210A (en) * | 1975-05-13 | 1978-01-05 | Ncr Co | Matrix memory |
| JPS5935114B2 (ja) * | 1977-03-17 | 1984-08-27 | 日本電気株式会社 | 増巾回路 |
| JPS5813519U (ja) * | 1981-07-20 | 1983-01-27 | ヒタコン写真用品販売株式会社 | 誤発光を防止した閃光発光器 |
| JPS5817594A (ja) * | 1981-07-23 | 1983-02-01 | Seiko Epson Corp | 半導体記憶装置 |
| JPS58128087A (ja) * | 1982-01-25 | 1983-07-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1985
- 1985-02-13 JP JP60025676A patent/JPS61184794A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61184794A (ja) | 1986-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |