JPH0453266A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野１ 本発明は３つの電源系を内蔵し、かつ配線層のみて論理
の切り替えを行うレベルシフト回路内蔵型マスタスライ
ス型半導体装置に関する。

〔従来の技（ホｉ］ 従来の３つの電源系を使い、かつ配線層のみで論理の切
り替えを行うマスタスライス型半導体装置のＩ／Ｏセル
においては、第３図のように第の電源端子（ｖｄｄｌ、
）がデツプΔ（２５）につながり、第一の電源端子（ｖ
ｄ、ｄｌ、）と第二の電源端子（ｖｄｄ２）がレベルシ
フ］・回路のあるデツプＢ（２６）に接続されている。

また第二の電源端子手段（ｖ　ｄ　ｄ、　３　）と第一
の電源端子手段（ｖ　ｄ　ｄ　１．　）がレベルシフト
回路のあるデツプＣ（２７）に接続されている。第一の
電源端子（Ｖｄ、　ｄ　］、、　）のあるチップＡ（２
５）の出力を第二の電源端子（ｖｄｄ２）の電圧にする
ためにデツプＢは第一の電源端子（ｖｄｄｌ）の電圧を
持つ信号Ｘを第一の電源端子（ｖｄｄｌ）と第二の電源
端子（ｖｄｄ２）が第一段目の入力回路に接続され、第
二の電源端子手段（ｖｄｄ２）が第二段目の入力回路に
接続されている。このとき第二の電源端子（ｖｄｄ２）
の電圧は第一の電源端子（Ｖｄ　ｄ　］、、　）の電圧
よりも高いものとする。デツプＡからの信号Ｘを第二の
電源端子（ｖｄｃ１２）の電圧で外部に出力する場合に
はレベルシフト専用のＩＣであるヂ・ツブＢを図のよう
に接続し、信号Ｘを第一の電源端子（ｖｄｄｌ）の電圧
から第二の電源端子（ｖｄｄ２）の電圧に変換していた
。

また第一の電源端子手段（ｖｄｄｌ）の信号Ｘ２を第三
の電源端子手段（ｖｄｄ３）の電圧に変換するためには
、第一の電源端子手段（ｖｄｄｌ）の電圧から第三の電
源端子手段（ｖｄｄ３）の電圧に変換する専用のレベル
シフト用ＩＣであるグーツブＣを図のように接続し、信
号ｘ２を第一の電源端子（ｖｄｄｌ、）の電圧から第゛
三の電源端子手段（ｖｄｄ３）の電圧に変換していた。

［発明が解決しようとする課題］ しかし従来の回路構成の問題点としては（ｉ）第一の電
源端子（ｖｄｄｌ）の電圧から第の電源端子（ｖｄｄ２
）の電圧に変換するためのＩＣ（チップＢレベルシフト
回路）が別に必要になりコストが高くなる。

（２）第一の電源端子（ｖ　ｄ　ｄ　１．　）の電圧か
ら第二の電源端子（ｖ　ｄ　ｄ　３）の電圧に変換する
ためのＩＣ（チップＣレベルシフト回路）が別に必要に
なりコストが高くなる。

（３）Ｉ／Ｏ数が多いと必然的に前記の電圧を変換する
ためのＩＣ（チップＢレベルシフト回路およびチップＣ
レベルシフト回路）の数が増加しプリン１一基板も大き
くぜざるを得す、これが更に多くのコスト増加を招く。

（３）前記電圧を変換するためのＩＣ（チップＢレベル
シフト回路おＪ：びデツプＣ）を信号が通るために速度
が極めて遅くなる。（約８００ｎｓ）等、性能、価格の
面での問題が大であった。

そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、電圧を変換するためのレベルシ
フ１−回路を内蔵したコストが安く、かつスピードの早
い高性能の半導体演算装置を提供することにある。

［課題を解決するだめの手段］ ３つの電源系を内蔵し、かつ配線層のみで論理の切り替
えを行うマスタスライス型半導体装置に於て、 （ａ、　）第一の電源端子手段、 （ｉつ）第二の電源端子手段、 （ｃ）第三の電源端子手段、 （ｃｌ）第一の電源端子手段を電源とする第一のインバ
ータ手段、 （ｅ）前記第一のインバータ手段とつながっている第一
の入力端子、 （ｆ）第二の電源端子をソース端子としている第のＰ　
ｃ　ｈ　トランジスタ、 （ｇ）前記第一のＰ　ｃ　ｈ　ｌ−ランシスタのドレイ
ン端子をソース端子とし、ゲート端子が前記第一の入力
端子に接続されている第二のＰｃｈトランジス先 （ｉ〕）第一の入力端子がゲート端子に接続され、ソー
ス端子が接地され、またドレイン端子が前記第二のＰ　
ｃ　ｈ　ｌ□ランシスタのドレイン端子に接続されてい
る第三のＮ　ｃ　ｈ　トランジスタ、（ｉ）第二の電源
端子をソース端子とし、第二の１〕ｃ　ｈ　ｔ・ランジ
スタのドレイン端子がゲート端子に接続されている第四
のＰ　ｃ　ｈ　トランジスタ、（ｊ）前記第四のＰｃｈ
トランジスタのドレイン端子をソース端子とし、ゲート
端子が第一のインバータ手段の出力に接続されている第
五のＰ　ｃ　ｈＩ−ランジスク、 （ｋ、）前記第五のＰ　Ｃｈ　トランジスタのドレイン
端子がドレイン端子につながり、前記第一のインバータ
手段の出力がゲート端子につながり、ソース端子が接地
されている第六のＮ　ｃ　ｈトランジスタ （ｉ）前記第二のＰ　ｃ　ｈ　ｔ□ランジスタのドレイ
ン端子がゲート端子につながっている前記第四のＰｃ）
１トランジスタ、 （ｍ）前記第五のＰｃｈトランジスタのドレイン端子を
人力とし、第二の電源端子を電源とする第二のインバー
タ手段、 （ｎ）前記（ｄ）から（ｍ）までの回路構成を持つ第一
のレベルシフト手段、 （０）前記（ｄ）から（ｍ）までの回路構成のうち第二
の電源端子手段のかわりに第三の電源端子手段を接続し
た第二のレベルシフト手段、（ｐ）前記第一のレベルシ
フト手段および第二のレベルシフト手段が前記半導体装
置において周辺部の■／○セル部に少なくとも一つづつ
あることを特徴とする。

Ｃ作　用］ 本発明の上記の構成による特徴を以下に第１図と第２図
において説明する。第１図において、第の電源端子（ｖ
ｄｄ＋、）（２）と第二の電源端子（ｖｄｄ２）（ｉ）
をチップに接続し、また接地端子（３）を接続する。そ
して第三の電源端子手段（ｖｄｄ３）（２８）もチップ
に接続する。

ここで第二の電源端子手段（ｖｄｄ２）と第三の電源端
子手段（ｖ　ｄ　ｄ　３　）は図に示されるようにお互
いに分離されている。

第一の電源端子手段（ｖｄｄｌ）から第二の電源端子手
段（ｖｄｄ２）の電圧に信号を変換するには、第２図に
示されるレベルシフト手段を第１図の中のデツプ周辺部
のＩ／Ｏセル（２３）列の中に図のように配置し、レベ
ルシフト手段の出力を第二の電源端子（ｖ　ｄ、　ｄ　
２　）を電源とする次段のインバータ（第一のＰｃｈｈ
ランジスク９、第一のＮ　ｃ　ｈ　トランジスタ、／Ｏ
）の入力にいれる。インパーク手段の出力はそのままパ
ッドに出される。

これにより第一の電源端子（ｖ　ｄ　ｄ　］、　）の電
圧から第二の電源端子（ｖｄｄ２）の電圧に変換するだ
めのＩＣを外につＧづる必要がなくなり、また前記電圧
を変換するだめのＩＣ（チップＢレベルシフト回路〕を
信号が通らずに前記半導体装置の中だけで信号の変換が
可能となるため、従来に比べ約８００ｎｓにだいし約２
０ｎｓのデイレイですむため極めて高速化が可能となる
特徴を何する。

また第一の電源端子手段（ｖｄｄｌ）から第三の電源端
子手段（ｖｄｄ３）の電圧に信号を変換するには、同様
にしてレベルシフト手段（ｉ２）をＩ／Ｏセルの２９の
位置にいれる。このことにより第一の電源端子（ｖｄｄ
ｌ）の電圧から第三の電源端子手段（ｖｄｄ３）の電圧
に変換するためのＩＣを外につける必要がなくなり、ま
た前記電圧を変換するだめのＩＣ（チップＣレベルシフ
ト回路）を信号が通らずに前記半導体装置の中だ＋Ｊて
信号の変換が可能となるため、従来に比べ約８００ｎｓ
にだいし約２０ｎｓのデイ１ノイてずむため極めて高速
化が可能となる特徴を有する。

（実　施　例］ 第１図は本発明の実施例の半導体装置のレイアウト図で
ある。また第２図は第１図のレベルシフ１〜手段の回路
図を示したものである。

また第４図は第２図のレベルシフト手段の動作を分かり
やすく説明するためのタイミングチャト図である。

第１図、第２図および第４図に従って詳しく説明を進め
ることにする。

第１図において、第二の電源端子（ｖｄｄ２）はデツプ
の最外周を回っており、第一の電源端子（ｖ　ｄ　ｄ　
］、、　）はその内側を回っている。そして接地端子（
ＶＳＳ）は更にその内側を回っている。

第一の電源端子（ｖｄｄｌ、）はＰＡＤ　（２）より供
給され、チップ内部のロジックに接続されており、第二
の電源端子（ｖｄｄ２）もＰ　Ａ　Ｉ）（］）より供給
されている。接地端子（ｖｓｓ）はＰＡＤ　（３）につ
ながり、チップの内部のロジックに接続されている。

また第三の電源端子手段（ｖｄｄ３）はパッド２８に接
続されており、ここからレベルシフ１〜手段のあるＩ／
Ｏセルに電圧を供給している。

チップの周辺部にはＩ／Ｏセル（２３）が並んでいる。

またチップのコーナ一部（４，５，６，７）はＩ／Ｏセ
ル（２２）はおくことが出来ないので、通常は電源線で
ある第一の電源端子（ｖｄｄｌ）、第二の電源端子（ｖ
ｄｄ２）と接地端子（ＶＳＳ）を回しているだしづであ
る。

次に本発明の内容を分かりやすく説明するためにまず第
２図のレベルシフト手段の回路図を第４図のタイミング
ヂャート図に従って説明をすることにする。ここでは第
一の電源端子手段の電圧から第二の電源端子手段の電圧
に変換する場合を扱うが、これは第一の電源端子手段の
電圧から第三の電源端子手段（ｖｄｄ３）の電圧に変換
するときにも全く同様の仕組みで行われる。

第２図のレベルシフ］−手段の回路図において第一の電
源端子手段（ｖｄ、ｄｌ）と第二の電源端子手段があり
、第一の電源端子手段（ｖｄｄｌ）を電源とし、第一の
入力端子（ＩＡ）が入力である第一のインバータ手段（
Ｐ　ｃ　ｈ　ｔ□ランジスタ１３、Ｎ　ｃ　ｈ　ｌ−ラ
ンジスタ１４）、第二の電源端子（ｖｄｄ２）をソース
端子としている第一のＰｃｌ］トランジスタ（ｉ５）、
前記第一のＰ　ｃ　ｈ　ｂランジスタ（ｉ５）のドレイ
ン端子をソース端子とし、グー１〜端子が前記第一の入
力端子（ＩＡ）に接続されている第二のＰ　ｃ　ｈ　ｔ
−ランジスク（ｉ，６）、第一の入力端子がゲート端子
に接続され、ソース端子が接地され、またドレイン端子
が前記第二のＰｃｈトランジスタ（ｉ６）のドレイン端
子に接続されている第三のＮ　ｃ　ｌ）トランジスタ（
］、７）、第二の電源端子をソース端子とし第二のＰ　
ｃ　ｈ　トランジスタ（ｉ６）のドレイン端子がゲート
端子に接続されている第四のＰ　ｃ　ｈ　（−ランシス
タ（ｉ，８）、前記第四のＰ　ｃ　ｈ　トランジスタ（
ｉ８）のドレイン端子をソース端子とし、ゲート端子が
第一のインバータ手段の出力に接続されている第五のＰ
ｃｈトランジスタ（ｉ９）前記第五のＰ　ｃ　ｈ　トラ
ンジスタ（ｉ９）のドレイン端子がドレイン端子につな
がり、前記第一のインバータ手段の出力がゲート端子に
つながり、ソース端子が接地されている第六のＮ　ｃ　
ｈ　トランジスタ（２０）、前記第二のＰ　ｃ　ｈ　ｔ
−ランジスタ（ｉ６）のドレイン端子がゲート端子につ
ながっている前記第四のＰ　ｃ　）〕トランジスタ（ｉ
８）、前記第五のＰ　ｃ　ｌ］トランジスタ（ｉ９）の
ドレイン端子を人力とし、第二の電源端子（ｖｄｄ２）
を電源とする第二のインパーク手段（Ｐｃｈｌ−ランラ
スタ２１．Ｎｃｈｌ〜ランジスタ２２）の構成を有して
いる。第１図の中にあるレベルシフト手段の構成の一例
として第２図のレベルシフト手段の回路図を上げたが、
レベルシフト手段の構成の仕方はこの実施例だけに限定
されるのではなく、この例は一例である。

次に第４図のタイミングチャー１−図に従って説明を続
けることとする。第４図においてＩＡは第の電源端子（
ｖｄｄｌ、）の電源系の信号である。この信号をレベル
シフト手段を用いて第二の電源端子（ｖｄｄ２）の電源
系の信号に変換する場合Ｇこおいて、ＩＡがしからＨに
変化した時を考えるとする。ＩＡがＬから第一の電源端
子（ｖｄｄｉ）の電源系であるＨに変化すると第六のＮ
ｃｌ〕トランジスタ（２０）がＯＮするために信号ｅが
第二の電源端子手段の電源系の１４からしにさがり、こ
れによって出力Ｘが第二の電ｍ端子手段の電圧系の１１
になる。それにともなって第一のＰｃ）］１〜ランジス
タ（ｉ５）もＯＮになり、また第のＰ　ｃ　ｈ　ｌ−ラ
ンシスタ（ｉ６）！ｊ：ＯＮ、第三のＮｃ　ｈ　ｔ□ラ
ンシスタ（ｉ７）はＯＦＦになるのて信ぢｆは第二の電
源端子手段の電圧系のＨになって第四のｐ　ｃ　ｈ　ト
ランジスタ（ｉ８）をＯＦ　Ｆにする。この様にして第
一の電源端子手段（ｖｄｄｌ）の電圧系の信号が第二の
電源端子手段の電圧系の信号に変換されるのである。こ
の変換にかかる時間は約２０ｎｓであるが、もしもこの
変換を別のそとずむづのＩＣて行うとすると、出力の部
分とチップの外の負荷容量を駆動する時間とレベルシフ
ト手段のＩＣの人力部の時間及び変換に要する時間及び
出力に要する時間を合せて約８００ｎＳの時間を要する
ことになり、レベルシフｌ−手Ｐ９を前記半導体の中に
入れることは性能の面で大変な効果がある。また上記レ
ベルシフト手段はＩ／Ｏセル部分において使うために、
これを半導体装置の周辺部にあるＩ／Ｏセルにいれるこ
とで変換は高速にてきる。

〔発明の効果１ 以」二述べたように、本発明の上記の構成によれば第一
の電源端子（ｖｄｄｌ）（２）と第二の電源端子（ｖ　
ｄ、　ｄ　２　）　　（ｉ，）をチップに接続し、また
接地端子（３）を接続する。第三の電源端子手段（ｖｄ
ｄ３）も接続されており、ここからレベルシフト手段の
あるＩ／Ｏセルに電圧を供給し、第２図に示される１ノ
ベルシフト手段を第１図の中のチップ周辺部の丁／Ｏセ
ル（２３）列の中に図のように配置し、レベルシフト手
段の出力を第二の電源端子（ｖｄｄ２）を電源とする次
段のインバータ（第一のＰ　ｃ　ｈ　ｌ〜ランシスタ９
、第一のＮｃ　ｈ　ｌ・ランジスタ、］０）の入力にい
れる。また第三の電源端子手段（ｖｄｄ３）に接続され
たレベルシフト手段を第１図の中のチップ周辺部のτ／
Ｏセル（２９）列の中に図のように配置し、ｊノベルシ
フ］・手段の出力を第三の電源端子手段（Ｖ　ｄ　ｄ　
３　）を電源とする次段のインバータ（第のＰ　ｃ　ｈ
　ｌ・ランジスク９、第一のＮ　ｃ　ｈ　ｌ−ランシス
タ、／Ｏ）の入力にいれる。

インバータ手段の出力はそのままパッドに出すことによ
り、第一の電源端子（ｖｄｄｌ）の電圧から第二の電源
端子（ｖｄｄ２）の電圧に変換するだめのＩＣを夕Ｉに
つむづる必要がなくなり、また前記電圧を変換するため
のそとずしづのＩＣを信号が通らずに前記半導体装置の
中だけで信号の変換が可能となるため、従来に比べ約８
００ｎｓにだいし約２０ｎｓのデイレイでずもため極め
て高速化が可能となる。またこれは第一の電源端子手段
の電圧から第三の電源端子手段（ｖｄｄ３）の電圧に変
換するときにも全く同じことが言える。そのうえそとず
けのチップが不要になることのコストの低減化が可能等
の特徴をもちその効果は絶大なものがある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体装置のレイアウ
ト図。 第２図は本発明の一実施例のなかに使われている１ノベ
ルシフト手段の回路図。 第３図は従来の回路図の一例を示す図。 第４図は第２図の動作を示したタイミングチャート図。 ・第二の電源端子（ｖｄｄ２）の ＡＤ 第一の電源端子（ｖ　ｄ　ｄ　１．　）のＡＤ ３・・・接地端子（ｖｓｓ）のＰＡＤ ４．５．６．７ １　・ ８　・ １　］ ｌ　２　・ １３． １４、 １６　・ １７　・ １８　・ ２５　・ ２７　・ ・・半導体装置のコーナ レベルシフト手段 ・・Ｐ　ｃ　ｈ　トランジスタ ・・Ｎ　ｃ　ｈ　トランジスタ 出力パッド ・・ロジ・ンクアレイ部 Ｊ 部 Ｐ型ＭＯ５Ｉ−ランジスク ト１型Ｍ　ＯＳ　ｌ−ランシスタ 第一のＰ　ｃ　ｈ　トランジスタ ・第二のＰ　ｃ　ｌ〕ｔ−ランジスタ ・第三のＮ　ｃ　ｈ　ｌ−ランジスタ ・第四のＰ　ｃ　ｈ　トランジスタ ・第五のＰ　ｃ　ｈ　トランジスタ 第六のＮ　ｃ　ｈ　トランジスタ Ｔ／Ｏセル部 ・チップＡ チップＢ ・デツプＣ （］　７） （］　９〕 ２８・　・第三の電源端子手段（ｖ　ｄ、　ｄ　３　）
２９・・・第三の電源端子手段（ｖｄｄ３）系のレベル
シフト手段を持つＩ／Ｏセ ノ［） 以　　８上 出願人　セイコーエプソン株式会社

Claims (1)

1. 【特許請求の範囲】 　３つの電源系を内蔵し、かつ配線層のみで論理の切り
   替えを行うマスタスライス型半導体装置に於て、 （ａ）第一の電源端子手段、 （ｂ）第二の電源端子手段、 （ｃ）第三の電源端子手段、 （ｄ）第一の電源端子手段を電源とする第一のインバー
   タ手段、 （ｅ）前記第一のインバータ手段とつながっている第一
   の入力端子、 （ｆ）第二の電源端子をソース端子としている第一のＰ
   ｃｈトランジスタ、 （ｇ）前記第一のＰｃｈトランジスタのドレイン端子を
   ソース端子とし、ゲート端子が前記第一の入力端子に接
   続されている第二のＰｃｈトランジスタ、 （ｈ）第一の入力端子がゲート端子に接続され、ソース
   端子が接地され、またドレイン端子が前記第二のＰｃｈ
   トランジスタのドレイン端子に接続されている第三のＮ
   ｃｈトランジスタ、 （ｉ）第二の電源端子をソース端子とし、第二のＰｃｈ
   トランジスタのドレイン端子がゲート端子に接続されて
   いる第四のＰｃｈトランジスタ、（ｊ）前記第四のＰｃ
   ｈトランジスタのドレイン端子をソース端子とし、ゲー
   ト端子が第一のインバータ手段の出力に接続されている
   第五のＰｃｈトランジスタ、 （ｋ）前記第五のＰｃｈトランジスタのドレイン端子が
   ドレイン端子につながり、前記第一のインバータ手段の
   出力がゲート端子につながり、ソース端子が接地されて
   いる第六のＮｃｈトランジスタ、 （ｌ）前記第二のＰｃｈトランジスタのドレイン端子が
   ゲート端子につながっている前記第四のＰｃｈトランジ
   スタ、 （ｍ）前記第五のＰｃｈトランジスタのドレイン端子を
   入力とし、第二の電源端子を電源とする第二のインバー
   タ手段、 （ｎ）前記（ｄ）から（ｍ）までの回路構成を持つ第一
   のレベルシフト手段、 （ｏ）前記（ｄ）から（ｍ）までの回路構成のうち第二
   の電源端子手段のかわりに第三の電源端子手段を接続し
   た第二のレベルシフト手段、 （ｐ）前記第一のレベルシフト手段および第二のレベル
   シフト手段が前記半導体装置において周辺部のＩ／Ｏセ
   ル部に少なくとも一つづつあることを特徴とする半導体
   装置。