JPS6235716A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6235716A JPS6235716A JP60174133A JP17413385A JPS6235716A JP S6235716 A JPS6235716 A JP S6235716A JP 60174133 A JP60174133 A JP 60174133A JP 17413385 A JP17413385 A JP 17413385A JP S6235716 A JPS6235716 A JP S6235716A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらにはゲートア
レイに適用して特に有効な技術に関するもので、例えば
バイポーラ素子とＭＯ８素子とが混在して形成されろ半
導体集積回路装置に利用して有効な技術に関するもので
ある。
レイに適用して特に有効な技術に関するもので、例えば
バイポーラ素子とＭＯ８素子とが混在して形成されろ半
導体集積回路装置に利用して有効な技術に関するもので
ある。
例えば、ゲートアレイにおいては、多数の基本セルが配
列・形成された内部回路部とともに、多数のバッファ部
が形成される、この場合、基本セルは、顧客の注文に応
じた論理回路あるいはシステムを構成するのに使用され
る。また、バッファ部は、入力バッファ回路を構成する
ための回路要素と出力バッファ回路を構成するための回
路要素とが対になって形成される。そして、内部回路部
に構成される回路あるいはシステムに応じて、入力バッ
ファ回路あるいは出力バッファ回路のいずれかが選択さ
れて構成される。
列・形成された内部回路部とともに、多数のバッファ部
が形成される、この場合、基本セルは、顧客の注文に応
じた論理回路あるいはシステムを構成するのに使用され
る。また、バッファ部は、入力バッファ回路を構成する
ための回路要素と出力バッファ回路を構成するための回
路要素とが対になって形成される。そして、内部回路部
に構成される回路あるいはシステムに応じて、入力バッ
ファ回路あるいは出力バッファ回路のいずれかが選択さ
れて構成される。
なお、ゲートアレイについては、例えば、株式会社東芝
発行「東芝しビーー（３７巻第７号）」昭和５７年発行
、６０７〜６１０頁などにその概要が記載されている。
発行「東芝しビーー（３７巻第７号）」昭和５７年発行
、６０７〜６１０頁などにその概要が記載されている。
ところが、この種のゲートアレイでは、次のような無駄
を生じることが本発明者らによって明らかとされた。
を生じることが本発明者らによって明らかとされた。
すなわち、バッファ部に出力バッファ回路だけが構成さ
れる場合には、このバッファ部にて入力バッ□ファ回路
を構成するための回路要素が無駄になる。他方、バッフ
ァ部に出力バッファ回路だけが構成される場合には、こ
のバッファ部にて入力バッファ回路を構成するための回
路要素が無駄になる。
れる場合には、このバッファ部にて入力バッ□ファ回路
を構成するための回路要素が無駄になる。他方、バッフ
ァ部に出力バッファ回路だけが構成される場合には、こ
のバッファ部にて入力バッファ回路を構成するための回
路要素が無駄になる。
この発明の目的は、バッファ部内の回路要素を有効に活
用して、実際に利用可能な基本セルの数を多（し、これ
により同一規模の半導体集積回路装置にあって、その機
能の強化を可能にする技術を提供することにある。
用して、実際に利用可能な基本セルの数を多（し、これ
により同一規模の半導体集積回路装置にあって、その機
能の強化を可能にする技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本ＩＥｉにおいて開示される発明のうち代表的なものを
簡単に説明すれば、下記のとおりである、すなわち、ゲ
ートアレイなどにおいて、バッファ部内の出力バッファ
回路あるいは入力バッファ回路を構成するための回路要
素を、内部回路部内の基本セルの代わりに用いることに
より、そのバッファ部内の回路要素を有効に活用して、
実際に利用可能な基本セルの数を多くシ、これにより同
一規模の半導体集積回路装置にあって、その機能を強化
させられるようにする、という目的を達成することにあ
る。
簡単に説明すれば、下記のとおりである、すなわち、ゲ
ートアレイなどにおいて、バッファ部内の出力バッファ
回路あるいは入力バッファ回路を構成するための回路要
素を、内部回路部内の基本セルの代わりに用いることに
より、そのバッファ部内の回路要素を有効に活用して、
実際に利用可能な基本セルの数を多くシ、これにより同
一規模の半導体集積回路装置にあって、その機能を強化
させられるようにする、という目的を達成することにあ
る。
以下、この発明の代表的な実施例を図面を参照し、なか
ら説明する。
ら説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
先ず、第１図は、この発明による半導体集積回路装置の
要部における一実施例を示す。
要部における一実施例を示す。
第１図はゲートアレイが形成された半導体集積回路装置
のｌ１０（入出力）バッファ部２の付近を示したもので
あって、バッファ部２は、内部回路部２００と外部接続
用端子パッド３との間に配設される。このバッファ部２
には、入力バッファ回路（１１１）用の領域２ａと出力
バッ７ア回路１２１用の領域２ｂとが一つずつ対になっ
て形成されている。
のｌ１０（入出力）バッファ部２の付近を示したもので
あって、バッファ部２は、内部回路部２００と外部接続
用端子パッド３との間に配設される。このバッファ部２
には、入力バッファ回路（１１１）用の領域２ａと出力
バッ７ア回路１２１用の領域２ｂとが一つずつ対になっ
て形成されている。
領域２ａＫは、入力バッファ回路（１１１）を構成する
ための回路要素が半導体下地の形で形成されている。ま
た、領域２ｂには、出力バッファ回路１２１を構成する
ための回路要素が半導体下地の形で形成されている。
ための回路要素が半導体下地の形で形成されている。ま
た、領域２ｂには、出力バッファ回路１２１を構成する
ための回路要素が半導体下地の形で形成されている。
ここで、第１図に示すバッファ部２は出力専用のバッフ
ァ部として使用されている。このため、このバッファ部
２では、領域２ｂに出力バッファ回路１２１が形成され
ているが、領域２ａには入力バッファ回路（１１１）が
形成されていない、その代わり、その人力バッファ回路
（１１１）が形成される領域２ａには、内部回路部２０
０内の論理回路の一部が形成されている。つまり、出力
バッファ回路１２１だけが形成されることによって余剰
と成った入力バッファ回路（１１１）用の領域２ａが、
その本来の用途である入力バッファ回路（１１１）を構
成するためではなく、内部回路部２６０内の基本セルの
代用として利用されている。図示の実施例では、入力バ
ッファ回路（１１１）が形成される領域２ａに、内部回
路部２００と出力バッファ回路１２１との間に介在する
論理回路が形成されている。これにより、内部回路部２
００内の基本セルの必要個数が節減されるとともに、出
力バッファ回路１２１の論理機能が強化される□ように
なっている。
ァ部として使用されている。このため、このバッファ部
２では、領域２ｂに出力バッファ回路１２１が形成され
ているが、領域２ａには入力バッファ回路（１１１）が
形成されていない、その代わり、その人力バッファ回路
（１１１）が形成される領域２ａには、内部回路部２０
０内の論理回路の一部が形成されている。つまり、出力
バッファ回路１２１だけが形成されることによって余剰
と成った入力バッファ回路（１１１）用の領域２ａが、
その本来の用途である入力バッファ回路（１１１）を構
成するためではなく、内部回路部２６０内の基本セルの
代用として利用されている。図示の実施例では、入力バ
ッファ回路（１１１）が形成される領域２ａに、内部回
路部２００と出力バッファ回路１２１との間に介在する
論理回路が形成されている。これにより、内部回路部２
００内の基本セルの必要個数が節減されるとともに、出
力バッファ回路１２１の論理機能が強化される□ように
なっている。
以上のよ、５にして、バッファ部２内の入力バッファ回
路（あるいは出力バッファ回路）を構成するための回路
要素を、内部回路部２００内の基本セルの代わりに用い
ることにより、そのバッファ部２内の回路要素を有効に
活用して、実際に利用可能な基本セルの数を多くし、こ
れにより同一規模のゲートアレイにありて、その機能を
強化させることができるようＫなる。
路（あるいは出力バッファ回路）を構成するための回路
要素を、内部回路部２００内の基本セルの代わりに用い
ることにより、そのバッファ部２内の回路要素を有効に
活用して、実際に利用可能な基本セルの数を多くし、こ
れにより同一規模のゲートアレイにありて、その機能を
強化させることができるようＫなる。
次に、上述した技術が適用されたゲートアレイの構成に
ついて説明する。
ついて説明する。
第２図はゲートアレイの概要を示す。
同図に示すように、ゲートアレイが構成された半導体集
積回路装置ＩＣＫは、内部回路部２００とともに、入力
バッファ部１１０および出力バッファ部１２０が形成さ
れる。入力バッファ部１１０および出力バッファ部１２
０はそれぞれ、内部回路部１００゛と外部接続用端子パ
ッド３との間に介在して、レベル変挨を伴うバッファと
して動作する、 第２図において、Ｖｌｔｈは入力しきい値、ＶＩＨはＨ
（高レベル）時の入力論理レベル、ｖ！ＬはＬ（低レベ
ル）時の入力論理レベル、ＶＯＨはＨ（高レベル）時の
出力論理レベル、ＶＯＬはＬ（低レベル）時の出力論理
レベルをそれぞれ示す。また、１ｎｌｘｉｎｋは外部に
対する論理入力、ｏｕｔｌ〜ｏｕｔｍは外部に対する論
理出力をそれぞれ示す。
積回路装置ＩＣＫは、内部回路部２００とともに、入力
バッファ部１１０および出力バッファ部１２０が形成さ
れる。入力バッファ部１１０および出力バッファ部１２
０はそれぞれ、内部回路部１００゛と外部接続用端子パ
ッド３との間に介在して、レベル変挨を伴うバッファと
して動作する、 第２図において、Ｖｌｔｈは入力しきい値、ＶＩＨはＨ
（高レベル）時の入力論理レベル、ｖ！ＬはＬ（低レベ
ル）時の入力論理レベル、ＶＯＨはＨ（高レベル）時の
出力論理レベル、ＶＯＬはＬ（低レベル）時の出力論理
レベルをそれぞれ示す。また、１ｎｌｘｉｎｋは外部に
対する論理入力、ｏｕｔｌ〜ｏｕｔｍは外部に対する論
理出力をそれぞれ示す。
第３図は上述した半導体集積回路装置ＩＣ内の回路状態
の概要を示す。
の概要を示す。
同図において、内部回路部２００には、顧客の注文に応
じて、多数の論理機能ユニント（マクロ・セル）２０１
〜２０ｎおよびこれらを相互に接続する配線（点線）が
形成されている。これとともに、入力バッファ部１１０
には多数の入力バッファ回路１１１が、出力バッファ部
１２０には多数の出力バッファ回路１２１が、それぞれ
必要に応じて形成されている、 第４図は上述した半導体集積回路装置ＩＣのレイアウト
構成の概要を示す。
じて、多数の論理機能ユニント（マクロ・セル）２０１
〜２０ｎおよびこれらを相互に接続する配線（点線）が
形成されている。これとともに、入力バッファ部１１０
には多数の入力バッファ回路１１１が、出力バッファ部
１２０には多数の出力バッファ回路１２１が、それぞれ
必要に応じて形成されている、 第４図は上述した半導体集積回路装置ＩＣのレイアウト
構成の概要を示す。
同図において、１は基本セルを示す。この基本セル１に
は、基本的な論理回路を構成するための回路′９累、す
なわち基本的な論理回路を構成するための回路素子の一
部あるいは全部をなすための半導体下地が形成されてい
る。この基本セル１は、同一パターンのものが多数配設
されている。４は基本セル１間を連絡するための配線領
域を示す。
は、基本的な論理回路を構成するための回路′９累、す
なわち基本的な論理回路を構成するための回路素子の一
部あるいは全部をなすための半導体下地が形成されてい
る。この基本セル１は、同一パターンのものが多数配設
されている。４は基本セル１間を連絡するための配線領
域を示す。
この基本セル１を一つあるいは複数個用いろことにより
、第３図の論理回路ユニット（マクロ・セル）２０１〜
２０ｎが構成されろ。
、第３図の論理回路ユニット（マクロ・セル）２０１〜
２０ｎが構成されろ。
また、２はＩ１０バッファ部を示す。このバッファ部２
には、上述した入力バッファ回路１１１あるいは出力バ
ッファ回路１２１のいずれかが選択されて形成される。
には、上述した入力バッファ回路１１１あるいは出力バ
ッファ回路１２１のいずれかが選択されて形成される。
このバッファ部２は内部回路部２００の周囲に多数配設
される。
される。
３は外部接続用の端子パッドを示す。この端子パクド３
は上記バッファ部２の外側に多数配設され、対応する位
置のバッファ部２に形成される回路の種類に応じて、入
力端子あるいは出力端子として利用される。
は上記バッファ部２の外側に多数配設され、対応する位
置のバッファ部２に形成される回路の種類に応じて、入
力端子あるいは出力端子として利用される。
さらに、入力端子および出力端子として利用される端子
パッド３のほかに、電源端子および接地端子として利用
される端子パッド３ａ、３ｂも設けられている。
パッド３のほかに、電源端子および接地端子として利用
される端子パッド３ａ、３ｂも設けられている。
第５図（ａＤｂｌ（Ｃ１は上述した基本セル１の内容を
示す。
示す。
同図に示すように、基本セル１内には、基本的な論理回
路を構成するための回路要素、すなわち基本的な論理回
路を構成するための回路素子の一部あるいは全部をなす
ための半導体下地が形成されている。
路を構成するための回路要素、すなわち基本的な論理回
路を構成するための回路素子の一部あるいは全部をなす
ための半導体下地が形成されている。
ここでは、同図（ａｌに示すよ５に、ｐチャンネルＭＯ
８電界効果トランジスｊＩＭ１．Ｍ２．Ｍ３．ｎチャン
ネルＭＯ８電界効果トランジスタＭ４゜Ｍ５． Ｍ６．
抵抗Ｒ１，Ｒ２，およびバイポーラ・トランジスタＱ１
．Ｑ２の一部もしくは全体をなす半導体下地が形成され
ている。
８電界効果トランジスｊＩＭ１．Ｍ２．Ｍ３．ｎチャン
ネルＭＯ８電界効果トランジスタＭ４゜Ｍ５． Ｍ６．
抵抗Ｒ１，Ｒ２，およびバイポーラ・トランジスタＱ１
．Ｑ２の一部もしくは全体をなす半導体下地が形成され
ている。
同図（ｂｌはその半導体下地が形成された基本セル１の
レイアウト状態を示す。同図（ｂｌにおいて、１１はｐ
チャンネルＭＯ８電界効果トランジスタＭ１．Ｍ２．Ｍ
３のソース・ドレイン領域をなすｐ＋型型数散層１２は
ｎチャンネルＭＯ８ｔ界効果トランジスタＭ４．Ｍ５．
Ｍ６のソース・ドレイン領域をなすｎ 型拡散層をそれ
ぞれ示す。また、１３はｎｐｎ型バイポーラ・トランジ
スタＱｌ、Ｑ２が形成されるｎ〜型エピタキシャル層部
分、１４はコレクタＣ電極集電用の拡散層、１５はベー
スＢ拡散層、１６はエミッタＥ拡散層をそれぞれ示す。
レイアウト状態を示す。同図（ｂｌにおいて、１１はｐ
チャンネルＭＯ８電界効果トランジスタＭ１．Ｍ２．Ｍ
３のソース・ドレイン領域をなすｐ＋型型数散層１２は
ｎチャンネルＭＯ８ｔ界効果トランジスタＭ４．Ｍ５．
Ｍ６のソース・ドレイン領域をなすｎ 型拡散層をそれ
ぞれ示す。また、１３はｎｐｎ型バイポーラ・トランジ
スタＱｌ、Ｑ２が形成されるｎ〜型エピタキシャル層部
分、１４はコレクタＣ電極集電用の拡散層、１５はベー
スＢ拡散層、１６はエミッタＥ拡散層をそれぞれ示す。
さらに、１７は抵抗Ｒ１，Ｒ２を形成するためのｐ型拡
散層を示す。そして、１８ａ＋ １８ｂ＋ １８ｃ
は、ＭＯ５ｔ界効果トランジスタのＭ１〜Ｍ６のゲート
電極とセル端子部１ｎｌａ、１ｎｌｂ、１ｎ２ａ、１ｎ
２ｂ、１ｎ３ａ。
散層を示す。そして、１８ａ＋ １８ｂ＋ １８ｃ
は、ＭＯ５ｔ界効果トランジスタのＭ１〜Ｍ６のゲート
電極とセル端子部１ｎｌａ、１ｎｌｂ、１ｎ２ａ、１ｎ
２ｂ、１ｎ３ａ。
１ｎ３ｂを兼ねる多結晶シリコンなどの電極部を示す。
この場合、１ｎｌａ、１ｎｌｂ、１ｎ２ａ、１ｎ２ｂは
それぞれ基本セル１の外部に引き出されるが、１ｎ３ａ
、１ｎ３ｂは隠れ端子部として基本セル１の内部に置か
れる。この隠れ端子部１ｎ３ａ、１ｎ３ｂは、隣合う基
本セル１同士の配線などに利用される。
それぞれ基本セル１の外部に引き出されるが、１ｎ３ａ
、１ｎ３ｂは隠れ端子部として基本セル１の内部に置か
れる。この隠れ端子部１ｎ３ａ、１ｎ３ｂは、隣合う基
本セル１同士の配線などに利用される。
同図（ｃｌは上述した基本セル１をブロックとして表す
。
。
第６図は、上述した基本セル１によって構成される回路
の一例を示す。
の一例を示す。
同図（ａ）は、同図（ｂｌに示す論理記号の回路を構成
した例を示す。この場合、その回路は、その前段側がコ
ンプリメンタリ接続されたＭｏ５ｔ界効果トランジスタ
Ｍｌ−Ｍ６によって構成されろ一方、その出力段がバイ
ポーラ−トランジスタＱ １． Ｑ２によって構成され
ている。これ忙より、低消費電力化と、高駆動力による
高速度化の両方を達成している。
した例を示す。この場合、その回路は、その前段側がコ
ンプリメンタリ接続されたＭｏ５ｔ界効果トランジスタ
Ｍｌ−Ｍ６によって構成されろ一方、その出力段がバイ
ポーラ−トランジスタＱ １． Ｑ２によって構成され
ている。これ忙より、低消費電力化と、高駆動力による
高速度化の両方を達成している。
第７図は上述した３７７７部２の内容を示す、同図に示
すように、バッファ部２内には、入力バッファ回路用の
領域２ａと出力バッファ回路用の領域２ｂとが一つずつ
対になって形成されている。
すように、バッファ部２内には、入力バッファ回路用の
領域２ａと出力バッファ回路用の領域２ｂとが一つずつ
対になって形成されている。
領域２ａには、入力バッファ回路（１１１）を構成する
ための回路要素、すなわちＭＯ８電界効果トランジスタ
Ｍｌ １． Ｍｌ ２． Ｍｌ ３．バイポーラ・トラ
ンジスタＱｌｌ、Ｑ１２．ダイオードＤｉ １． ＤＩ
２．および抵抗Ｒ１１，Ｒ１２゜Ｒ，１３などの一部
もしくは全体をなす半導体下地が形成されている。
ための回路要素、すなわちＭＯ８電界効果トランジスタ
Ｍｌ １． Ｍｌ ２． Ｍｌ ３．バイポーラ・トラ
ンジスタＱｌｌ、Ｑ１２．ダイオードＤｉ １． ＤＩ
２．および抵抗Ｒ１１，Ｒ１２゜Ｒ，１３などの一部
もしくは全体をなす半導体下地が形成されている。
゛・′領域２ｂには、出力バッファ回路（１２１）を構
成するための回路要素、すなわちｐチャンネルＭＯ８電
界効果トランジスタＭ２１５−Ｍ２４、ｎチャンネルＭ
Ｏ８電界効果トランジスタＭ２５〜Ｍ３１．ダイオード
Ｄ２１．Ｄ２２．Ｄ２３．抵抗Ｒ２１，Ｒ２２，および
バイポーラ・トランジスタＱ２１．Ｑ２２などの一部も
しくは全体をなす半導体下地が形成されている。
成するための回路要素、すなわちｐチャンネルＭＯ８電
界効果トランジスタＭ２１５−Ｍ２４、ｎチャンネルＭ
Ｏ８電界効果トランジスタＭ２５〜Ｍ３１．ダイオード
Ｄ２１．Ｄ２２．Ｄ２３．抵抗Ｒ２１，Ｒ２２，および
バイポーラ・トランジスタＱ２１．Ｑ２２などの一部も
しくは全体をなす半導体下地が形成されている。
第８図は、上記領域２ａ内の回路要素を用いて構成され
る入力バッファ回路１１１を示す。この入力バッファ回
路１１１には、第１図にて示したように、入力保護回路
が付加される。
る入力バッファ回路１１１を示す。この入力バッファ回
路１１１には、第１図にて示したように、入力保護回路
が付加される。
また、第９図は、上記領域２ｂ内の回路要素を用いて構
成される出力バッファ回路１２１を示す。
成される出力バッファ回路１２１を示す。
この出力バッファ回路１２１はトライ・ステート型のイ
ンバータであって、ＥＮはその出力状態を選択する制御
信号を示す。
ンバータであって、ＥＮはその出力状態を選択する制御
信号を示す。
そして、第１０図は、バッファ部２が出力専用のバッフ
ァとして使用される場合の実施例を示す。
ァとして使用される場合の実施例を示す。
この場合、バッファ部２の領域２ｂには第９図に示した
出力バッファ回路１２１が構成されているが、領域２ａ
内には、入力バッファ回路（ｌ］１）の代わりに、内部
回路部２００内にて構成されるのと同等のインバータが
形成されている。このインバータは、第８図の入力バッ
ファ回路（］ １１ ）を構成するための回路要素の一
部、すなわちＭＯＳ ′！’［界効果トランジスタＭｌ
１．Ｍｌ ２．抵抗Ｒ１２，Ｒ１３，およびバイポー
ラΦトランジスタＱ１１．Ｑ１２を用いて構成されてい
る。これによって、そのバッファ部２内の回路要素を有
効に活用して、実際に利用可能な基本セルの数を多くし
、同一規模のゲートアレイにあって、その機能、特に出
力バッファ回路１２１の論理機能が強化させられている
。
出力バッファ回路１２１が構成されているが、領域２ａ
内には、入力バッファ回路（ｌ］１）の代わりに、内部
回路部２００内にて構成されるのと同等のインバータが
形成されている。このインバータは、第８図の入力バッ
ファ回路（］ １１ ）を構成するための回路要素の一
部、すなわちＭＯＳ ′！’［界効果トランジスタＭｌ
１．Ｍｌ ２．抵抗Ｒ１２，Ｒ１３，およびバイポー
ラΦトランジスタＱ１１．Ｑ１２を用いて構成されてい
る。これによって、そのバッファ部２内の回路要素を有
効に活用して、実際に利用可能な基本セルの数を多くし
、同一規模のゲートアレイにあって、その機能、特に出
力バッファ回路１２１の論理機能が強化させられている
。
（１） ゲートアレイなどにあって、バッファ部内の
出力バッファ回路あるいは入力バッファ回路を構成する
ための回路要素を、内部回路部内の基本セルの代わりに
用いることにより、そのバッファ部内の回路要素を有効
に活用して、実際に利用可能な基本セルの数を多くする
ことができ、これにより同一規模の半導体集積回路装置
にあって、その機能を強化させることができるようにな
る、という効果が得られろ。
出力バッファ回路あるいは入力バッファ回路を構成する
ための回路要素を、内部回路部内の基本セルの代わりに
用いることにより、そのバッファ部内の回路要素を有効
に活用して、実際に利用可能な基本セルの数を多くする
ことができ、これにより同一規模の半導体集積回路装置
にあって、その機能を強化させることができるようにな
る、という効果が得られろ。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記バッファ
部２が入力専用である場合には、出力バッファ回路用の
回路要素を内部回路部の基本セルの代わりに用いてもよ
い。
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記バッファ
部２が入力専用である場合には、出力バッファ回路用の
回路要素を内部回路部の基本セルの代わりに用いてもよ
い。
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるゲートアレイの技術に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えばアナログ回路を含む半導体集積回路装置の技術など
にも適用できろ。
た利用分野であるゲートアレイの技術に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えばアナログ回路を含む半導体集積回路装置の技術など
にも適用できろ。
第１図はこの発明の要部における一実施例を示す回路図
、 第２図はこの発明が適用されるゲートアレイの概要を示
す図、 第３図はこの発明が適用されろゲートアレイの内部の状
態を示すブロック図、 Ｗ、４図はこの発明が適用されろゲートアレイのレイア
ウト状態を示す図、 第５図（ａｌ（ｂｌ（ｃｌは基本セルの構成を示す図、
第６図（ａｔ（ｂ）は基本セルを用いて構成される回路
の一例を示す図、 第７図はパッフィ部の内容を示す図、 第８因は入力バッファ回路の一例を示す図、第９図は出
力バッファ回路の一例を示す図、第１０図はバッファ部
内の回路要素の具体的な利用例を示す図である、 ＩＣ・・・ゲートアレイが形成された半導体集積回路装
置、１・・・基本セル、２・・・Ｉ１０バッファ部、２
ａ・・・入力バッファ回路が構成される領域、２ｂ・・
・出力バッファ回路が構成される領域、２００・・・第
１ 図 第 ５ 図 第 ６ 図 （ａ−） ↓ 第 ７ 図 第 ８ 図 Ｖｃｃ。 第１０図 Ｖｃｃ Ｚ久
、 第２図はこの発明が適用されるゲートアレイの概要を示
す図、 第３図はこの発明が適用されろゲートアレイの内部の状
態を示すブロック図、 Ｗ、４図はこの発明が適用されろゲートアレイのレイア
ウト状態を示す図、 第５図（ａｌ（ｂｌ（ｃｌは基本セルの構成を示す図、
第６図（ａｔ（ｂ）は基本セルを用いて構成される回路
の一例を示す図、 第７図はパッフィ部の内容を示す図、 第８因は入力バッファ回路の一例を示す図、第９図は出
力バッファ回路の一例を示す図、第１０図はバッファ部
内の回路要素の具体的な利用例を示す図である、 ＩＣ・・・ゲートアレイが形成された半導体集積回路装
置、１・・・基本セル、２・・・Ｉ１０バッファ部、２
ａ・・・入力バッファ回路が構成される領域、２ｂ・・
・出力バッファ回路が構成される領域、２００・・・第
１ 図 第 ５ 図 第 ６ 図 （ａ−） ↓ 第 ７ 図 第 ８ 図 Ｖｃｃ。 第１０図 Ｖｃｃ Ｚ久
Claims (1)
- 【特許請求の範囲】 １、多数の基本セルが配列、形成された内部回路部とと
もに、入力バッファ回路を構成するための回路要素と出
力バッファ回路を構成するための回路要素とが対になっ
て形成されたバッファ部を有する半導体集積回路装置で
あって、上記バッファ部に生じる余剰の回路要素によっ
て、上記内部回路部内の基本セルの機能を代用させたこ
とを特徴とする半導体集積回路装置。 ２、出力バッファ回路だけが構成されるバッファ部にお
いて、このバッファ部内に入力バッファ回路を構成する
ための回路要素を用いて上記出力バッファ回路の論理機
能を強化したことを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174133A JPS6235716A (ja) | 1985-08-09 | 1985-08-09 | 半導体集積回路装置 |
| US06/895,216 US4683384A (en) | 1985-08-09 | 1986-08-11 | Integrated circuit having input and output drivers cascaded between I/O pads and internal circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174133A JPS6235716A (ja) | 1985-08-09 | 1985-08-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235716A true JPS6235716A (ja) | 1987-02-16 |
Family
ID=15973235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174133A Pending JPS6235716A (ja) | 1985-08-09 | 1985-08-09 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4683384A (ja) |
| JP (1) | JPS6235716A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2653952A1 (fr) * | 1989-10-31 | 1991-05-03 | Thomson Composants Microondes | Circuit integre logique prediffuse comportant au moins un amplificateur. |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839537A (en) * | 1986-11-29 | 1989-06-13 | Kabushiki Kaisha Toshiba | BicMO logic circuit |
| US4761567A (en) * | 1987-05-20 | 1988-08-02 | Advanced Micro Devices, Inc. | Clock scheme for VLSI systems |
| JPH02305220A (ja) * | 1989-05-19 | 1990-12-18 | Fujitsu Ltd | Ｂｉ―ｃｍｏｓ回路 |
| JPH03180976A (ja) * | 1989-12-11 | 1991-08-06 | Hitachi Ltd | 入出力端子割付方法 |
| JP2531282B2 (ja) * | 1989-12-22 | 1996-09-04 | 三菱電機株式会社 | クロスト―ク検証装置 |
| US5017813A (en) * | 1990-05-11 | 1991-05-21 | Actel Corporation | Input/output module with latches |
| JPH0434950A (ja) * | 1990-05-30 | 1992-02-05 | Nec Corp | 半導体集積回路装置 |
| US5208764A (en) * | 1990-10-29 | 1993-05-04 | Sun Microsystems, Inc. | Method for optimizing automatic place and route layout for full scan circuits |
| JPH04200013A (ja) * | 1990-11-29 | 1992-07-21 | Hitachi Ltd | 論理回路 |
| US5694328A (en) * | 1992-08-06 | 1997-12-02 | Matsushita Electronics Corporation | Method for designing a large scale integrated (LSI) layout |
| US5625567A (en) * | 1993-11-12 | 1997-04-29 | Viewlogic Systems, Inc. | Electronic circuit design system and method with programmable addition and manipulation of logic elements surrounding terminals |
| US6480817B1 (en) * | 1994-09-01 | 2002-11-12 | Hynix Semiconductor, Inc. | Integrated circuit I/O pad cell modeling |
| US5995740A (en) * | 1996-12-23 | 1999-11-30 | Lsi Logic Corporation | Method for capturing ASIC I/O pin data for tester compatibility analysis |
| WO1999054937A1 (en) * | 1998-04-23 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Method of designing power supply circuit and semiconductor chip |
| US20050182828A1 (en) * | 1999-04-21 | 2005-08-18 | Interactual Technologies, Inc. | Platform specific execution |
| US20250030422A1 (en) * | 2023-07-18 | 2025-01-23 | Raytheon Company | Compact integrated circuit input with level-shifting to support range of i/o voltages |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4350906A (en) * | 1978-06-23 | 1982-09-21 | Rca Corporation | Circuit with dual-purpose terminal |
| JPS6041364B2 (ja) * | 1980-08-29 | 1985-09-17 | 富士通株式会社 | 出力バッファ回路 |
| JPS5835963A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 集積回路装置 |
| JPS5928726A (ja) * | 1982-08-11 | 1984-02-15 | Hitachi Ltd | 半導体集積回路 |
| JPS59119925A (ja) * | 1982-12-27 | 1984-07-11 | Toshiba Corp | 論理回路 |
| US4575646A (en) * | 1983-06-02 | 1986-03-11 | At&T Bell Laboratories | High-speed buffer arrangement with no delay distortion |
| US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
-
1985
- 1985-08-09 JP JP60174133A patent/JPS6235716A/ja active Pending
-
1986
- 1986-08-11 US US06/895,216 patent/US4683384A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2653952A1 (fr) * | 1989-10-31 | 1991-05-03 | Thomson Composants Microondes | Circuit integre logique prediffuse comportant au moins un amplificateur. |
| US5126599A (en) * | 1989-10-31 | 1992-06-30 | Thomson Composants Microondes | Pre-diffused logic circuit including at least one amplifier comprising parallel-connectable transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| US4683384A (en) | 1987-07-28 |
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