JPH0453319B2 - - Google Patents
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- Publication number
- JPH0453319B2 JPH0453319B2 JP59228601A JP22860184A JPH0453319B2 JP H0453319 B2 JPH0453319 B2 JP H0453319B2 JP 59228601 A JP59228601 A JP 59228601A JP 22860184 A JP22860184 A JP 22860184A JP H0453319 B2 JPH0453319 B2 JP H0453319B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- data
- unit
- central processing
- collision
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 21
- 230000015654 memory Effects 0.000 claims description 11
- 239000003086 colorant Substances 0.000 claims description 6
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
(1) 発明の属する分野の説明
本発明は、情報処理装置に付属するデイスプレ
イの表示制御装置に関し、特にカラーの画面を複
数個同時に表示することを可能とする表示制御装
置に関するものである。
イの表示制御装置に関し、特にカラーの画面を複
数個同時に表示することを可能とする表示制御装
置に関するものである。
(2) 従来の技術の説明
従来のこの種の装置は第１図に示す回路機能を
有している。
有している。
第１図はｍピクセル（画面を構成する画素の最
小単位をピクセルという）の表示が可能なデイス
プレイに対し、８色のカラー表示が可能な画面を
２組有する場合の例である。第１図に示す装置
は、命令およびデータを格納する主記憶ユニツト
１と、主記憶ユニツト１内の命令に従つてデータ
処理を実行する中央処理ユニツト２と、主記憶ユ
ニツト１、中央処理ユニツト２および各種周辺制
御ユニツト（図示せず）に共通に接続され、それ
らの間で情報の伝達を行なうシステムバス０と、
中央処理ユニツト２から書込みおよび読出しアク
セスをうけ、デイスプレイへの表示データをｍ×
６ビツト格納する表示記憶ユニツト３と、表示記
憶ユニツト３内のデータを順次読出して読出した
データからデイスプレロ表示信号を生成する表示
制御ユニツト４とから構成される。表示記憶ユニ
ツト３はそれぞれがｍビツトの記憶容量を持つ表
示記憶ブロツクを６個３０，３１，３２，３３，
３４，３５有し、各表示記憶ブロツク内のｍビツ
トがデイスプレイの表示範囲であるｍピクセルと
１対１に対応し、表示記憶３０，３１，３２で第
１のカラー画面を、表示記憶３３，３４，３５で
第２のカラー画面を構成する。各画面には３個の
表示記憶ブロツクからの各１ビツトずつ計３ビツ
トのデータで23即ち８色のカラー表現が可能であ
る。表示制御ユニツト４は、表示制御のための基
本クロツクであるクロツク信号５００を発生する
クロツク発生回路５０と、表示記憶ブロツク３
０，３１，３２，３３，３４，３５それぞれに対
応して設けられ各表示記憶ブロツクの読出しデー
タ３００，３１０，…，３５０（各８ビツト）を
入力データとしクロツク信号５００を動作クロツ
クとするシフトレジスタ４０，４１，４２，４
３，４４，４５と、クロツク信号５００の８サイ
クル毎に表示記憶ユニツト３への読出しタイミン
グ信号４６０を発生し読出されたデータをシフト
レジスタ４０〜４５へセツトするロードタイミン
グ信号４６１を発生し、さらに中央処理ユニツト
２から表示記憶ユニツト３への書込みまたは読出
しアクセス要求信号２００を受けて表示記憶ユニ
ツト３に対し書込みまたは読出しタイミング信号
４６０を発生する表示記憶制御回路４６と、シフ
トレジスタ４０と４３の各出力４００と４３０と
をあらかじめ定められた方法で合成しデイスプレ
イに対する表示信号４７０を出力する表示信号合
成回路４７と、同様にして４１０と４４０とを合
成し表示信号４８０を、４２０を４５０とを合成
し表示信号４９０をそれぞれ出力する表示信号合
成回路４８と４９とから構成される。
小単位をピクセルという）の表示が可能なデイス
プレイに対し、８色のカラー表示が可能な画面を
２組有する場合の例である。第１図に示す装置
は、命令およびデータを格納する主記憶ユニツト
１と、主記憶ユニツト１内の命令に従つてデータ
処理を実行する中央処理ユニツト２と、主記憶ユ
ニツト１、中央処理ユニツト２および各種周辺制
御ユニツト（図示せず）に共通に接続され、それ
らの間で情報の伝達を行なうシステムバス０と、
中央処理ユニツト２から書込みおよび読出しアク
セスをうけ、デイスプレイへの表示データをｍ×
６ビツト格納する表示記憶ユニツト３と、表示記
憶ユニツト３内のデータを順次読出して読出した
データからデイスプレロ表示信号を生成する表示
制御ユニツト４とから構成される。表示記憶ユニ
ツト３はそれぞれがｍビツトの記憶容量を持つ表
示記憶ブロツクを６個３０，３１，３２，３３，
３４，３５有し、各表示記憶ブロツク内のｍビツ
トがデイスプレイの表示範囲であるｍピクセルと
１対１に対応し、表示記憶３０，３１，３２で第
１のカラー画面を、表示記憶３３，３４，３５で
第２のカラー画面を構成する。各画面には３個の
表示記憶ブロツクからの各１ビツトずつ計３ビツ
トのデータで23即ち８色のカラー表現が可能であ
る。表示制御ユニツト４は、表示制御のための基
本クロツクであるクロツク信号５００を発生する
クロツク発生回路５０と、表示記憶ブロツク３
０，３１，３２，３３，３４，３５それぞれに対
応して設けられ各表示記憶ブロツクの読出しデー
タ３００，３１０，…，３５０（各８ビツト）を
入力データとしクロツク信号５００を動作クロツ
クとするシフトレジスタ４０，４１，４２，４
３，４４，４５と、クロツク信号５００の８サイ
クル毎に表示記憶ユニツト３への読出しタイミン
グ信号４６０を発生し読出されたデータをシフト
レジスタ４０〜４５へセツトするロードタイミン
グ信号４６１を発生し、さらに中央処理ユニツト
２から表示記憶ユニツト３への書込みまたは読出
しアクセス要求信号２００を受けて表示記憶ユニ
ツト３に対し書込みまたは読出しタイミング信号
４６０を発生する表示記憶制御回路４６と、シフ
トレジスタ４０と４３の各出力４００と４３０と
をあらかじめ定められた方法で合成しデイスプレ
イに対する表示信号４７０を出力する表示信号合
成回路４７と、同様にして４１０と４４０とを合
成し表示信号４８０を、４２０を４５０とを合成
し表示信号４９０をそれぞれ出力する表示信号合
成回路４８と４９とから構成される。
以上の構成を持つ従来例の場合、特定の図形即
ち特定の色をもつ表示が２つの画面内でいずれも
同一のピクセル位置にあること（パターンの衝
突）を検出するためには、第２図の概略フローで
示した動作を中央処理装置２がソフトウエアによ
つて実行する必要があり、多大な実行時間とプロ
グラムステツプ数が必要となつてしまう欠点があ
つた。
ち特定の色をもつ表示が２つの画面内でいずれも
同一のピクセル位置にあること（パターンの衝
突）を検出するためには、第２図の概略フローで
示した動作を中央処理装置２がソフトウエアによ
つて実行する必要があり、多大な実行時間とプロ
グラムステツプ数が必要となつてしまう欠点があ
つた。
(3) 発明の目的
本発明はハードウエアで自動的特定のパターン
間の衝突を高速に検出できるようにしたもので、
とくにソフトウエアの負担を大幅に減少させるこ
とを目的とするものである。
間の衝突を高速に検出できるようにしたもので、
とくにソフトウエアの負担を大幅に減少させるこ
とを目的とするものである。
(4) 発明の構成の説明
上記の目的を達成するため、本発明は、ｍピク
セルから成るデイスプレイ上に2l色（第１図では
ｌ＝３即ち８色）のカラー表示をｎ個（第１図で
はη＝２即ち２個）の画面分同時に表示できるよ
うにした表示制御装置において、2lビツトの衝突
指定レジスタと、表示記憶ユニツト内のｌ×ｎ個
のデータと前記衝突指定レジスタの内容とからｎ
個中少なくともいずれか２個の画面間で特定の図
形同士が重なつているか否かを検出する衝突検出
回路と、前記衝突検出回路での衝突検出の結果に
基いてあらかじめ定められた値がセツトされる衝
突検出レジスタとを含む。
セルから成るデイスプレイ上に2l色（第１図では
ｌ＝３即ち８色）のカラー表示をｎ個（第１図で
はη＝２即ち２個）の画面分同時に表示できるよ
うにした表示制御装置において、2lビツトの衝突
指定レジスタと、表示記憶ユニツト内のｌ×ｎ個
のデータと前記衝突指定レジスタの内容とからｎ
個中少なくともいずれか２個の画面間で特定の図
形同士が重なつているか否かを検出する衝突検出
回路と、前記衝突検出回路での衝突検出の結果に
基いてあらかじめ定められた値がセツトされる衝
突検出レジスタとを含む。
(5) 実施例の説明
次に本発明の一実施例を図面を参照して詳細に
説明する。
説明する。
第３図は本発明の一実施例を示すブロツク図で
あり、第１図に示した従来例の他にさらに表示制
御ユニツト４内に、システムバス０から８ビツト
のデータを入力することにより中央処理ユニツト
２からの書込みアクセスが可能な８ビツトの衝突
指定レジスタ６０と、衝突指定レジスタ６０から
の８ビツトの出力信号６００〜６０７とシフトレ
ジスタ４０〜４５の各出力信号４００，４１０，
４２０，４３０，４４０，４５０とから２個の画
面いずれでも衝突指定レジスタ６０で指定された
色が表示されるか否かを検出し、衝突検出信号７
００を前者の場合“１”、後者の場合“０”とし
て出力する衝突検出回路７０と、システムバス０
から１ビツトのデータを入力しまた出力信号９０
０をシステムバス０へ出力することにより中央処
理ユニツト２からの書込みおよび読出しアクセス
が可能であり、衝突検出信号７００を強制セツト
入力とした衝突検出レジスタ９０とを含む。第４
図は衝突検出回路７０の詳細図であり、衝突指定
レジスタ６０の８ビツトの出力信号６００〜６０
７のうちの１ビツトを信号４００，４１０，４２
０により第５図に従つて選択する８ウエイ選択回
路７１と、同じく８ビツトの信号６００〜６０７
のうちの１ビツトを信号４３０，４４０，４５０
により第１表に従つて選択する８ウエイ選択回路
７２と、両選択回路７１と７２の各出力７１０と
７２０との論理積をとりその結果を衝突検出信号
７００とするアンドゲート７３とから構成され
る。
あり、第１図に示した従来例の他にさらに表示制
御ユニツト４内に、システムバス０から８ビツト
のデータを入力することにより中央処理ユニツト
２からの書込みアクセスが可能な８ビツトの衝突
指定レジスタ６０と、衝突指定レジスタ６０から
の８ビツトの出力信号６００〜６０７とシフトレ
ジスタ４０〜４５の各出力信号４００，４１０，
４２０，４３０，４４０，４５０とから２個の画
面いずれでも衝突指定レジスタ６０で指定された
色が表示されるか否かを検出し、衝突検出信号７
００を前者の場合“１”、後者の場合“０”とし
て出力する衝突検出回路７０と、システムバス０
から１ビツトのデータを入力しまた出力信号９０
０をシステムバス０へ出力することにより中央処
理ユニツト２からの書込みおよび読出しアクセス
が可能であり、衝突検出信号７００を強制セツト
入力とした衝突検出レジスタ９０とを含む。第４
図は衝突検出回路７０の詳細図であり、衝突指定
レジスタ６０の８ビツトの出力信号６００〜６０
７のうちの１ビツトを信号４００，４１０，４２
０により第５図に従つて選択する８ウエイ選択回
路７１と、同じく８ビツトの信号６００〜６０７
のうちの１ビツトを信号４３０，４４０，４５０
により第１表に従つて選択する８ウエイ選択回路
７２と、両選択回路７１と７２の各出力７１０と
７２０との論理積をとりその結果を衝突検出信号
７００とするアンドゲート７３とから構成され
る。
ここで衝突指定レジスタ６０の８ビツトの出力
を８ウエイ選択回路７１，７２で選択する信号４
００，４１０，４２０および４３０，４４０，４
５０はデイスプレイへの表示信号ともなり、その
表示色が第５図のように決定される。従つて、衝
突指定レジスタ６０の各ビツトは８色中の各色と
第１表のように１対１で対応しているため、２個
の画面間で特定の図形同士の衝突を監視するため
にはそれらの図形がいずれかの色で表示されるか
を考えて、それらの色に対応した衝突指定レジス
タ６０のビツトにすべて“１”を格納しておけば
よい。これにより衝突監視を行なう図形同士が同
一ピクセル位置に重なつた場合、そのピクセルを
表示する時刻に衝突検出信号７００が“１”とな
り、衝突検出レジスタ９０がセツトされる。中央
処理ユニツト２は適当な時間間隔で衝突検出レジ
スタ９０を信号９００を介して読出すのみで、衝
突が発生したか否かを高速に監視できる。
を８ウエイ選択回路７１，７２で選択する信号４
００，４１０，４２０および４３０，４４０，４
５０はデイスプレイへの表示信号ともなり、その
表示色が第５図のように決定される。従つて、衝
突指定レジスタ６０の各ビツトは８色中の各色と
第１表のように１対１で対応しているため、２個
の画面間で特定の図形同士の衝突を監視するため
にはそれらの図形がいずれかの色で表示されるか
を考えて、それらの色に対応した衝突指定レジス
タ６０のビツトにすべて“１”を格納しておけば
よい。これにより衝突監視を行なう図形同士が同
一ピクセル位置に重なつた場合、そのピクセルを
表示する時刻に衝突検出信号７００が“１”とな
り、衝突検出レジスタ９０がセツトされる。中央
処理ユニツト２は適当な時間間隔で衝突検出レジ
スタ９０を信号９００を介して読出すのみで、衝
突が発生したか否かを高速に監視できる。
以上画面数２（ｎ＝２）、表示可能色数８（ｌ＝
３）の場合を例としたが、このｎ，ｌの値がそれ
ぞれ３以上、４以上である場合も本実施例での８
ウエイ選択回路７１，７２を2lウエイとしてｎ個
持ち、アンドゲート７３の代わりとして前記ｎ個
の８ウエイ選択回路の出力ｎビツトのうち２ビツ
ト以上が１であることを検出する回路を持つこと
により実現可能である。
３）の場合を例としたが、このｎ，ｌの値がそれ
ぞれ３以上、４以上である場合も本実施例での８
ウエイ選択回路７１，７２を2lウエイとしてｎ個
持ち、アンドゲート７３の代わりとして前記ｎ個
の８ウエイ選択回路の出力ｎビツトのうち２ビツ
ト以上が１であることを検出する回路を持つこと
により実現可能である。
(6) 効果の説明
以上説明したように、本発明によれば、衝突の
検出は表示制御ユニツト４で自動的に行なわれる
ため、従来のような中央処理ユニツト２でのソフ
トウエア操作が一切不要となる。すなわち、わず
かなハードウエア回路の追加で特定の図形間の衝
突が高速にかつプログラムステツプをほとんど使
わずに実現できるという効果が得られる。
検出は表示制御ユニツト４で自動的に行なわれる
ため、従来のような中央処理ユニツト２でのソフ
トウエア操作が一切不要となる。すなわち、わず
かなハードウエア回路の追加で特定の図形間の衝
突が高速にかつプログラムステツプをほとんど使
わずに実現できるという効果が得られる。
第１図は従来例のブロツク図、第２図は従来例
での中央処理ユニツト２の動作を示したフローチ
ヤート、第３図は本発明の一実施例のブロツク
図、第４図は第３図の衝突検出回路７０の詳細ブ
ロツク図、第５図は第４図の８ウエイ選択回路７
１，７２の動作説明図である。 １……記憶ユニツト、２……中央処理ユニツ
ト、３……表示記憶ユニツト、４……表示制御ユ
ニツト、４０〜４５……シフトレジスタ、４６…
…表示記憶制御回路、４７〜４９……表示信号合
成回路、５０……クロツク発生回路、６０……衝
突検出レジスタ、７０……衝突検出回路、７１，
７２……８ウエイ選択回路、７３……アンドゲー
ト、９０……衝突検出レジスタ。
での中央処理ユニツト２の動作を示したフローチ
ヤート、第３図は本発明の一実施例のブロツク
図、第４図は第３図の衝突検出回路７０の詳細ブ
ロツク図、第５図は第４図の８ウエイ選択回路７
１，７２の動作説明図である。 １……記憶ユニツト、２……中央処理ユニツ
ト、３……表示記憶ユニツト、４……表示制御ユ
ニツト、４０〜４５……シフトレジスタ、４６…
…表示記憶制御回路、４７〜４９……表示信号合
成回路、５０……クロツク発生回路、６０……衝
突検出レジスタ、７０……衝突検出回路、７１，
７２……８ウエイ選択回路、７３……アンドゲー
ト、９０……衝突検出レジスタ。
Claims (1)
- １ 命令およびデータを格納する主記憶ユニツト
と、前記主記憶ユニツト内の命令に従いデータ処
理を実行する中央処理ユニツトと、前記中央処理
ユニツトからの書込みおよび読出しアクセスが可
能であり、デイスプレイへの表示のためのデータ
を格納する表示記憶ユニツトと、前記表示記憶ユ
ニツト内のデータを外部へ読出してこの読出した
データからデイスプレイ表示信号を生成する表示
制御ユニツトとを含み、デイスプレイの表示単位
である１ピクセルに前記表示記憶ユニツト内のｌ
ビツトが１組となつて１対１に対応し、この対応
をｍ組持つエリアがｎ個から成る記憶容量を前記
表示記憶ユニツトが持つことにより、全体でｍピ
クセルから成るデイスプレイ上に2l色の表示をｎ
個の画面分表示できるようにした情報処理装置に
おいて、前記表示制御ユニツト内に、前記中央処
理ユニツトより書込みアクセスが可能な2lビツト
の衝突指定レジスタと、ピクセル毎にｎ個の各画
面それぞれで前記表示記憶ユニツト内の１ピクセ
ルを構成するｌビツトのデータにより前記衝突指
定レジスタの2lビツト中の１ビツトを読出し少な
くともいずれか２つの画面同志での読出しデータ
が共にあらかじめ定められた値になつていること
を検出する衝突検出回路と、前記衝突検出回路で
の検出結果によりあらかじめ定められた値がセツ
トされ前記中央処理ユニツトより書込みおよび読
出しアクセスが可能な衝突検出レジスタとを含む
ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228601A JPS61107294A (ja) | 1984-10-30 | 1984-10-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228601A JPS61107294A (ja) | 1984-10-30 | 1984-10-30 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107294A JPS61107294A (ja) | 1986-05-26 |
| JPH0453319B2 true JPH0453319B2 (ja) | 1992-08-26 |
Family
ID=16878907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59228601A Granted JPS61107294A (ja) | 1984-10-30 | 1984-10-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107294A (ja) |
-
1984
- 1984-10-30 JP JP59228601A patent/JPS61107294A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61107294A (ja) | 1986-05-26 |
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