JPS61107294A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61107294A JPS61107294A JP59228601A JP22860184A JPS61107294A JP S61107294 A JPS61107294 A JP S61107294A JP 59228601 A JP59228601 A JP 59228601A JP 22860184 A JP22860184 A JP 22860184A JP S61107294 A JPS61107294 A JP S61107294A
- Authority
- JP
- Japan
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- display
- unit
- collision
- central processing
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 238000001514 detection method Methods 0.000 claims description 17
- 239000003086 colorant Substances 0.000 claims description 9
- 230000010365 information processing Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 206010052804 Drug tolerance Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000026781 habituation Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発Ｆｙ４ｏ属する分野の説明本発明は、情報
処理装置に付属するディスプレイの表示制御装置に関し
、特にカラーの画面を複数個同時に表示することを可能
とする表示制御装置く関するものである。
処理装置に付属するディスプレイの表示制御装置に関し
、特にカラーの画面を複数個同時に表示することを可能
とする表示制御装置く関するものである。
（２）従来の技術の説明
従来のこの櫨の装置は第１図に示す回路機能を有してい
る。
る。
第１図はｍピクセル（画面を構成する画素の最小単位を
ピクセルという）の表示が可能なディスプレイに対し、
８色のカラー表示が可能な画面を２ｆｆｉ有する場合の
例である。第１図に示す装置は、命令およびデータを格
納する主記憶ユニット１と、主記憶ユニット１内の命令
に従ってデータ処理を実行する中央処理ユニット２と、
主記憶ユニット１、中央処理ユニット２および各樵周辺
制御ユニット（図示せず）Ｋ共通に接続され、それらの
間で情報の伝達を行なうシステムバスＯと、中央処理ユ
ニット２から書込みおよび読出しアクセスをうけ、ディ
スプレイへの表示データをｍｘ６ビット格納する表示記
憶ユニット３と、表示記憶ユニット３内のデータを順次
読出して読出したデータからディスプレロ表示信号を生
成する表示制御ユニット４とから構成される。表示記憶
ユニット３はそれぞれがｍビットの記憶容量を持つ表示
記憶ブロックを６個３０，３１，３２，３３，３４．３
５有し、各表示記憶ブロック内のｍビットがディスプレ
イの表示範囲であるｍピクセルと１対１に対応し１表示
記憶３０，３１．３２で第１のカラー画面を、表示記憶
３３，３４．３５で第２のカラー画面を構成する。各画
面には３個の表示記憶ブロックからの各ｌビットずつ計
３ビットのデータで２ｓ即ち８色のカラー表現が可能で
るる。表示制御ユニット４は、表示制御のための基本ク
ロックであるクロック信号５００を発生するクロック発
生回路５０と、表示記憶ブロック３０，３１，３２，３
３゜３４．３５それぞれに対応して設けられ各表示記憶
ブｏ ッ１０ａ 出しデー）３００，３１０．・ 、３
５０（各８ビット）を入力データとしクロック信号５０
０を動作クロックとするシフトレジスタ４０゜４１．４
２，４３，４４．４５と、クロック信号５００の８サイ
クル毎に表示記憶ユニット３への読出しタイミング信号
４６０を発生し挽出されたデータをシフトレジスタ４０
〜４５ヘセツトするロードタイミング信号４６１ｔ−発
生し、さらに中央処理ユニット２から表示記憶ユニット
３への書込みまたは読出しアクセス要求信号２０（ｌ受
けて表示記憶ユニット３に対し書込みまたは読出しタイ
ミング信号４６０を発生する表示記憶制御回路４６と、
シフトレジスタ４０と４３の各出力４００と４３０とを
あらかじめ定められた方法で合成しディスプレイに対す
る表示信号４７０ｔ−出力する表示信号合成回路４７と
、同様にして４１０と４４０とを合成し表示信号４８０
を、４２０と４５０とを合成し表示信号４９０ｔ−それ
ぞれ出力する表示信号合成回路４８と４９とから構成さ
れる。
ピクセルという）の表示が可能なディスプレイに対し、
８色のカラー表示が可能な画面を２ｆｆｉ有する場合の
例である。第１図に示す装置は、命令およびデータを格
納する主記憶ユニット１と、主記憶ユニット１内の命令
に従ってデータ処理を実行する中央処理ユニット２と、
主記憶ユニット１、中央処理ユニット２および各樵周辺
制御ユニット（図示せず）Ｋ共通に接続され、それらの
間で情報の伝達を行なうシステムバスＯと、中央処理ユ
ニット２から書込みおよび読出しアクセスをうけ、ディ
スプレイへの表示データをｍｘ６ビット格納する表示記
憶ユニット３と、表示記憶ユニット３内のデータを順次
読出して読出したデータからディスプレロ表示信号を生
成する表示制御ユニット４とから構成される。表示記憶
ユニット３はそれぞれがｍビットの記憶容量を持つ表示
記憶ブロックを６個３０，３１，３２，３３，３４．３
５有し、各表示記憶ブロック内のｍビットがディスプレ
イの表示範囲であるｍピクセルと１対１に対応し１表示
記憶３０，３１．３２で第１のカラー画面を、表示記憶
３３，３４．３５で第２のカラー画面を構成する。各画
面には３個の表示記憶ブロックからの各ｌビットずつ計
３ビットのデータで２ｓ即ち８色のカラー表現が可能で
るる。表示制御ユニット４は、表示制御のための基本ク
ロックであるクロック信号５００を発生するクロック発
生回路５０と、表示記憶ブロック３０，３１，３２，３
３゜３４．３５それぞれに対応して設けられ各表示記憶
ブｏ ッ１０ａ 出しデー）３００，３１０．・ 、３
５０（各８ビット）を入力データとしクロック信号５０
０を動作クロックとするシフトレジスタ４０゜４１．４
２，４３，４４．４５と、クロック信号５００の８サイ
クル毎に表示記憶ユニット３への読出しタイミング信号
４６０を発生し挽出されたデータをシフトレジスタ４０
〜４５ヘセツトするロードタイミング信号４６１ｔ−発
生し、さらに中央処理ユニット２から表示記憶ユニット
３への書込みまたは読出しアクセス要求信号２０（ｌ受
けて表示記憶ユニット３に対し書込みまたは読出しタイ
ミング信号４６０を発生する表示記憶制御回路４６と、
シフトレジスタ４０と４３の各出力４００と４３０とを
あらかじめ定められた方法で合成しディスプレイに対す
る表示信号４７０ｔ−出力する表示信号合成回路４７と
、同様にして４１０と４４０とを合成し表示信号４８０
を、４２０と４５０とを合成し表示信号４９０ｔ−それ
ぞれ出力する表示信号合成回路４８と４９とから構成さ
れる。
以上の構成を持つ従来例の場合、特定の図形即ち特定の
色をもつ表示が２つの画面内でいずれも同一のピクセル
位置にあること（パターンの衝突）を検出するためには
、第２図の概略フローで示した動作を中央処理装置２が
ソフトウェアによって実行する必要があプ、多大な実行
時間とプログラムステップ数が必要となってしまう欠点
があった。
色をもつ表示が２つの画面内でいずれも同一のピクセル
位置にあること（パターンの衝突）を検出するためには
、第２図の概略フローで示した動作を中央処理装置２が
ソフトウェアによって実行する必要があプ、多大な実行
時間とプログラムステップ数が必要となってしまう欠点
があった。
（３）発明の目的
本発明はハードウェアで自動的特定のパターン間の衝突
を高速に検出できるようにしたもので、とくにソフトウ
ェアの負担を大幅に減少させることを目的とするもので
ある。
を高速に検出できるようにしたもので、とくにソフトウ
ェアの負担を大幅に減少させることを目的とするもので
ある。
（４）発明の詳細な説明
上記の目的を２！成するため、本発明は、ｍピクセルか
ら成るディスプレイ上に２′色（第１図では！＝３即ち
８色）のカラー表示をｎ個（第１図ではｎ ＝ ２即ち
２個）の画面分向時に表示できるようにした表示制御装
置において、２Ｊ！ ビットの衝突指定レジスタと、表
示記憶ユニット内のｌ×ｎ個のデータと前記衝突指定レ
ジスタの内容とからｎ情中少なくともいずれか２個の画
面間で特定の図形同士が重なっているか否かを検出する
衝突検出回路と、前記衝突検出回路での衝突検出の結果
に基いてあらかじめ定められた値がセットされる衝突検
出レジスタとを含む。
ら成るディスプレイ上に２′色（第１図では！＝３即ち
８色）のカラー表示をｎ個（第１図ではｎ ＝ ２即ち
２個）の画面分向時に表示できるようにした表示制御装
置において、２Ｊ！ ビットの衝突指定レジスタと、表
示記憶ユニット内のｌ×ｎ個のデータと前記衝突指定レ
ジスタの内容とからｎ情中少なくともいずれか２個の画
面間で特定の図形同士が重なっているか否かを検出する
衝突検出回路と、前記衝突検出回路での衝突検出の結果
に基いてあらかじめ定められた値がセットされる衝突検
出レジスタとを含む。
（５）実施例の一説明
次に本発明の一実施例を図面を参照して詳細に説明する
。
。
第３図は本発明の一実施例を示すブロック図でラル、第
１図に示した従来例の他にさらに表示制御ユニット４内
に、システムバス０から８ビットのデータ金人力するこ
とによプ中央処理ユニット２からの誓込みアクセスが可
能な８ビットの衝突指定レジスタ６０と、衝突指定レジ
スタ６０からの８ビットの出力（ｌｉｔ号６００〜６０
７とシフトレジスタ４０〜４５の各出力信号４００，４
１０，４２０゜４３０．４４０，４５０とから２個の画
面いずれでも衝突指定レジスタ６０で指定された色が表
示されるか否かを検出し、衝突検出信号７００を前者の
場合１１＠、後者の場合ＩＱＩとして出力する衝突検出
回路７０と、システムバス０からｌビットのデータを入
力しまた出力信号９００をシステムバス０へ出力するこ
とによシ中央処理ユニット２からの書込みおよび読出し
アクセスが可能であｉ リ、衝突慣出信号７
００ｔ−強制セット入力とした衝突検出レジスタ９０と
を含む。第４図は衝突検出回路７０の詳細図でめシ、衝
突指定レジスタ６００８ビットの出力信号６００〜６０
７のうちのｌビットを信号４００．．４１０，４２０に
よシ第５図に従って０選択する８ウ工イ選択回路７１と
、同じく８ビットの信号６００〜６０７のうちのｌビッ
トを信号４３０，４４０，４５０によシ第１表に従って
選択する８ウ工イ選択回路７２と、両選択回路７１と７
２の各出カフ１０と７２０との論理積をとプその粕果を
衝突検出信号７００とするアンドゲート７３とから構成
される＠ ここで衝突指定レジスタ６００８ビットの出力を８ウ工
イ選択回路７１．７２で選択する信号４００．４１０，
４２０および４３０，４４０，４５０紘デイスプレイへ
の表示信号ともな〕、その表示色が第５図のように決定
される。従りて、衝突指定レジスタ６０の谷ビットは８
色中の各色と第１ ・表のように１対１で対応している
ため、２個の画面間で特定の図形同士の衝突を監視する
几めにはそれらの図形がいずれの色で表示嘔れるかを考
え ：：て、それらの色に対応した衝突指
定レジスタ６０のビットにすべて１１１ｔ−格納してお
けばよい。
１図に示した従来例の他にさらに表示制御ユニット４内
に、システムバス０から８ビットのデータ金人力するこ
とによプ中央処理ユニット２からの誓込みアクセスが可
能な８ビットの衝突指定レジスタ６０と、衝突指定レジ
スタ６０からの８ビットの出力（ｌｉｔ号６００〜６０
７とシフトレジスタ４０〜４５の各出力信号４００，４
１０，４２０゜４３０．４４０，４５０とから２個の画
面いずれでも衝突指定レジスタ６０で指定された色が表
示されるか否かを検出し、衝突検出信号７００を前者の
場合１１＠、後者の場合ＩＱＩとして出力する衝突検出
回路７０と、システムバス０からｌビットのデータを入
力しまた出力信号９００をシステムバス０へ出力するこ
とによシ中央処理ユニット２からの書込みおよび読出し
アクセスが可能であｉ リ、衝突慣出信号７
００ｔ−強制セット入力とした衝突検出レジスタ９０と
を含む。第４図は衝突検出回路７０の詳細図でめシ、衝
突指定レジスタ６００８ビットの出力信号６００〜６０
７のうちのｌビットを信号４００．．４１０，４２０に
よシ第５図に従って０選択する８ウ工イ選択回路７１と
、同じく８ビットの信号６００〜６０７のうちのｌビッ
トを信号４３０，４４０，４５０によシ第１表に従って
選択する８ウ工イ選択回路７２と、両選択回路７１と７
２の各出カフ１０と７２０との論理積をとプその粕果を
衝突検出信号７００とするアンドゲート７３とから構成
される＠ ここで衝突指定レジスタ６００８ビットの出力を８ウ工
イ選択回路７１．７２で選択する信号４００．４１０，
４２０および４３０，４４０，４５０紘デイスプレイへ
の表示信号ともな〕、その表示色が第５図のように決定
される。従りて、衝突指定レジスタ６０の谷ビットは８
色中の各色と第１ ・表のように１対１で対応している
ため、２個の画面間で特定の図形同士の衝突を監視する
几めにはそれらの図形がいずれの色で表示嘔れるかを考
え ：：て、それらの色に対応した衝突指
定レジスタ６０のビットにすべて１１１ｔ−格納してお
けばよい。
これにより衝突監視を行なう図形同士が同一ピクセル位
置に重なった場合、そのピクセルを表示する時刻に衝突
検出信号７００が＠１１となシ、衝突検出レジスタ９０
がセットされる。中央処理ユニット２は適当な時間間隔
で衝突検出レジスタ９０を信号９００を介して読出すの
みで、衝突が発生したか否かを高速に監視できる。
置に重なった場合、そのピクセルを表示する時刻に衝突
検出信号７００が＠１１となシ、衝突検出レジスタ９０
がセットされる。中央処理ユニット２は適当な時間間隔
で衝突検出レジスタ９０を信号９００を介して読出すの
みで、衝突が発生したか否かを高速に監視できる。
以上画面数２（ｎ−２）、表示可能色数８（）＝３）の
場合を例としたが、このｎ、ｌの値がそれぞれ３以上、
４以上である場合も本実施例での８ウ工イ選択回路（７
１，７２）を２１ウエイとしてｎ個持ち、アンドゲート
７３の代わシとして前記ｎ個の８ウ工イ選択回路の出力
ｎビットのうち２ビット以上が１であることを検出する
回路を持つことＫよシ実現可能である。
場合を例としたが、このｎ、ｌの値がそれぞれ３以上、
４以上である場合も本実施例での８ウ工イ選択回路（７
１，７２）を２１ウエイとしてｎ個持ち、アンドゲート
７３の代わシとして前記ｎ個の８ウ工イ選択回路の出力
ｎビットのうち２ビット以上が１であることを検出する
回路を持つことＫよシ実現可能である。
（６）効果の説明
以上説明したように、本発明によれば、衝突の検出は表
示制御ユニット４で自動的に行なわれる丸め、従来のよ
うな中央処理ユニット２でのソフトウェア操作が一切不
要となる。すなわち、わずかなハードウェア回路の追加
で特定の図形間の衝突が高速にかつプログラムステップ
をほとんど使わすに実現できるという効果が得られる。
示制御ユニット４で自動的に行なわれる丸め、従来のよ
うな中央処理ユニット２でのソフトウェア操作が一切不
要となる。すなわち、わずかなハードウェア回路の追加
で特定の図形間の衝突が高速にかつプログラムステップ
をほとんど使わすに実現できるという効果が得られる。
第１図は従来例のブロック図、第２図は従来例での中央
処理ユニット２６動作を示したフローチャート、第３図
は本発明の一実施例のブロック図、第４図は第３図の衝
突検出回路７０の詳細ブロック図、第５図は第４図の８
ウ工イ選択回路７１゜７２の動作説明図である。 ｌ・・・・・・記憶ユニット、２・・・・・・中央処理
ユニット、３・・・・・・表示記憶ユニット、４・・・
・・・表示制御ユニット、４０〜４５・・・・・・シフ
トレジスタ、４６・・・・・・表示記憶制御回路、４７
〜４９・・・・・・表示信号合成回路、５０・・・・・
・クロック発生回路、６０・・・・・・衝突検出レジス
タ、７０・・・・・・衝突検出回路、７１，７２・・・
・・・８ウ工イ選択回路、７３・・・・・・アンドゲー
ト、９０・・・・・・衝突検出レジスタ、０嶌Ｓ 図 （歩Ｆ；−）ｔ’／、ン に： θウェイ選↓く回路７１（１） 入出カイ３号 ノ；θ九イ選択回路７ｚ／） λ記力佑号
処理ユニット２６動作を示したフローチャート、第３図
は本発明の一実施例のブロック図、第４図は第３図の衝
突検出回路７０の詳細ブロック図、第５図は第４図の８
ウ工イ選択回路７１゜７２の動作説明図である。 ｌ・・・・・・記憶ユニット、２・・・・・・中央処理
ユニット、３・・・・・・表示記憶ユニット、４・・・
・・・表示制御ユニット、４０〜４５・・・・・・シフ
トレジスタ、４６・・・・・・表示記憶制御回路、４７
〜４９・・・・・・表示信号合成回路、５０・・・・・
・クロック発生回路、６０・・・・・・衝突検出レジス
タ、７０・・・・・・衝突検出回路、７１，７２・・・
・・・８ウ工イ選択回路、７３・・・・・・アンドゲー
ト、９０・・・・・・衝突検出レジスタ、０嶌Ｓ 図 （歩Ｆ；−）ｔ’／、ン に： θウェイ選↓く回路７１（１） 入出カイ３号 ノ；θ九イ選択回路７ｚ／） λ記力佑号
Claims (1)
- 命令およびデータを格納する主記憶ユニットと、前記主
記憶ユニット内の命令に従いデータ処理を実行する中央
処理ユニットと、前記中央処理ユニットからの書込みお
よび読出しアクセスが可能であり、ディスプレイへの表
示のためのデータを格納する表示記憶ユニットと、前記
表示記憶ユニット内のデータを外部へ読出してこの読出
したデータからディスプレイ表示信号を生成する表示制
御ユニットとを含み、ディスプレイの表示単位である１
ピクセルに前記表示記憶ユニット内のｌビットが１組と
なって１対１に対応し、この対応をｍ組持つエリアがｎ
個から成る記憶容量を前記表示記憶ユニットが持つこと
により、全体でｍピクセルから成るディスプレイ上に２
＾ｌ色の表示をｎ個の画面分表示できるようにした情報
処理装置において、前記表示制御ユニット内に、前記中
央処理ユニットより書込みアクセスが可能な２＾ｌビッ
トの衝突指定レジスタと、ピクセル毎にｎ個の各画面そ
れぞれで前記表示記憶ユニット内の１ピクセルを構成す
るｌビットのデータにより前記衝突指定レジスタの２＾
ｌビット中の１ビットを読出し少なくともいずれか２つ
の画面同志での読出しデータが共にあらかじめ定められ
た値になっていることを検出する衝突検出回路と、前記
衝突検出回路での検出結果によりあらかじめ定められた
値がセットされ前記中央処理ユニットより書込みおよび
読出しアクセスが可能な衝突検出レジスタとを含むこと
を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228601A JPS61107294A (ja) | 1984-10-30 | 1984-10-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228601A JPS61107294A (ja) | 1984-10-30 | 1984-10-30 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107294A true JPS61107294A (ja) | 1986-05-26 |
| JPH0453319B2 JPH0453319B2 (ja) | 1992-08-26 |
Family
ID=16878907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59228601A Granted JPS61107294A (ja) | 1984-10-30 | 1984-10-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107294A (ja) |
-
1984
- 1984-10-30 JP JP59228601A patent/JPS61107294A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453319B2 (ja) | 1992-08-26 |
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