JPH0453327B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 カウンタ回路のシーケンス動作チエツク回路で
あつて、プラオリテイエンコーダ回路からカウン
タ回路の“０”値が存在する最下位の桁位置を検
出して検出位置に応じて決まる値を出力し、該値
と予測パリテイ値出力回路から出力されていた予
測パリテイ値を反転した値との排他的論理和を次
の予測パリテイ値として出力し、この出力された
予測パリテイ値を前記カウンタ回路のカウンタ値
に付加して該カウンタ値のパリテイチエツクをパ
リテイチエツカ回路で行なつてカウンタ回路のシ
ーケンス動作のチエツクを行なう。

〔産業上の利用分野〕

本発明は、カウンタ回路のシーケンス動作チエ
ツク回路に関し、特に、ある規則性の基に順次変
化する状態が正しく生じているか否はを確認する
カウンタ回路のシーケンス動作チエツク回路に関
するものである。

例えば、デイジタルデータ通信の分野では、複
数の区分けされたデイジタルデータタ（フレー
ム）のそれぞれを対応する各別の時間隔に載せて
送受するようにしている。そのときの各時間隔は
個別に定められたものであり、“タイムスロツト”
として作り出されるようになつている。

〔従来の技術〕 従来、そのように定義されるタイムスロツト
は、例えばカウンタ（フレームカウンタ）でクロ
ツクパルスを計数し、そのカウンタの計数状態に
応じて定まる時間隔によつて形成していた。カウ
ンタはクロツクの入力毎にその規則性に従つてそ
の計数状態が順次変化するものであり、かような
順次変化状態に基づく時間長はクロツク時間隔の
整数倍である。

そのようにして作られるタイムスロツトに従つ
て各デイジタルデータ列を伝送回線にて搬送して
いる。このようにして、搬送されるデイジタルデ
ータ列を搬送するタイムスロツトは決まるので、
送信側および受信側でタイムスロツト（フレー
ム）の同期を正確にとることにより多重化伝送が
可能となる。

〔発明が解決しようとする問題点〕

ところで、定義されるタイムスロツトと当該タ
イムスロツトに対応されるデータ列とが“整合”
しなければデイジタルデータ通信は適正に行なわ
れなくなる。その場合、特にタイムスロツトの長
さ（時間長）が正しく形成されなければ、そのタ
イムスロツトにて載せられるべきデータ列が正し
く載らなくなるといつた事態が生じてしまう。

しかしながら、従来タイムスロツトを形成する
カウンタの計数動作（規則的順次変化状態の変化
動作）が正しく行なわれているか否かを監視する
手段が講じられていなかつた。そのため、カウン
タが何らかの原因で正しく動作していなければ正
確なタイムスロツトが定義されないこととなり、
正しいデイジタルデータ適信が行なわれなくな
る。このようにカウンタの動作に障害を来たすこ
とになるとデイジタルデータ通信を為すシステム
全体としての障害となつてしまうといつた問題点
があつた。

本発明は、このような点に鑑みて創作されたも
のであり、規則性のある順次変化状態が正しく動
作変化しているか否かを監視できるようにしたカ
ウンタ回路のシーケンス動作チエツク回路を提供
することを目的としている。

〔問題点を解決するための手段〕

第１図は本発明のカウンタ回路のシーケンスチ
エツク回路の原理ブロツク図である。

図において、カウンタ回路１１５は、クロツク
信号１１１に応答して各クロツク信号毎に、カウ
ンタ値１１３を順次に出力する。

プラオリテイエンコーダ回路１１７は、前記カ
ウンタ回路から出力されるカウンタ値の“０”値
が存在する最下位の桁位置を検出して検出位置に
応じて決まる値A₀１１９を出力する。

予測パリテイ値出力回路１１４は、クロツク信
号１１１、プラオリテイエンコーダ回路１１７の
出力値A₀１１９、及び予測パリテイ値出力回路
から出力されていた予測パリテイ値を反転した値
１１６との排他的論理和を次の予測パリテイ値１
２７として出力する。

パリテイチエツカ回路１２９は、前記予測パリ
テイ値出力回路１１４からの予測パリテイ値を前
記カウンタ回路１１５からのカウンタ値に付加し
た値全体についてのパリテイチエツクを行なう。

これらの構成により、カウンタ回路のシーケン
ス動作をチエツクすることができる。

〔作用〕

クロツク信号１１１に応答して順次に出力され
て来るカウンタ回路１１５のカウンタ値は、プラ
オリテイエンコーダ回路１１７によつて、前記カ
ウンタ回路から出入されているカウンタ値の
“０”値が存在する最下位の桁位置を検出して検
出位置に応じて決まる値A₀１１９を出力する。

この値A₀１１９は、クロツク信号１１１の供
給を受けている予測パリテイ値出力回路１１４へ
入力され、該予測パリテイ値出力回路１１４にお
いて自身から出力されていた予測パリテイ値を反
転した値との排他的論理和を次の予測パリテイ値
として出力すする。

前記予測パリテイ値出力回路１１４からの予測
パリテイ値と、前記カウンタ回路１１５からのカ
ウンタ値とに応答してそれら全体についてのパリ
テイチエツクをパリテイチエツカ回路１２９で行
なうことで、前記カウンタ回路１１５から出力さ
れたカウンタ値のチエツクを行なうことができ
る。

〔実施例〕

第２図は本発明の一実施例を示す。ここでは、
本発明をTDM多重方式により通信を行なうシス
テムに適用されるものとして、そのタイムスロツ
トアドレス発生用としてのシーケンス回路での動
作を監視する装置を例として述べる。

図において、規則性順次動作装置としてのフレ
ームカウンタ２１１がタイムスロツトアドレス発
生用としてのシーケンス回路であり、タイムスロ
ツトTSクロツク信号２１３がそのクロツク入力
端子CLに導入されている。このフレームカウン
タ２１１の出力端子OUTからは、その計数状態
であるTSアドレスを表す複数ビツト（例えば４
ビツト）の出力信号２１５が発生される。

出力信号２１５はプライオリテイエンコーダ２
１７の入力端子PEiに下位ビツトが上位ビツト端
子に入力するごとくして供給され、その最下位ビ
ツトの出力端子A₀からは１ビツトの符号出力信
号２１９が排他的論理和ゲート２２１に供給され
る。このゲート２２１の出力信号２２３はＤ形フ
リツプフロツプ２２５のＤ入力端に供給され、当
該Ｄ形フリツプフロツプ２２５の出力信号は排
他的論理和ゲート２２１に帰還されるようになつ
ている。このプライオリテイエンコーダ２１７と
Ｄ形フリツプフロツプ２２５により予測手段を構
成している。

また、TSクロツク信号２１３がＤ形フリツプ
フロツプ２２５のクロツク入力端子CLに導入さ
れ、そのＱ出力信号２２７はパリテイチエツカ２
２９の第１入力端子PC₁に供給される。更に、フ
レームカウンタ２１１の出力信号２１５がパリテ
イチエツカ２２９の第２入力端子PC₂に導入され
る。

パリテイチエツカ２２９の出力端子PC₀からの
パリテイ出力信号２３１がＲ−GSフリツプフロ
ツプ２３３のセツト入力端子Ｓに、また、外部か
らのリセツト信号２３５がリセツト入力端子Ｒに
それぞれ供給されるようになつている。このフリ
ツプフロツプ２３３のＱ出力信号２３７が確認信
号となつて発生される。このパリテイチエツカ２
２９とフリツプフロツプ２３３には検査手段を構
成している。

次に、上述構成の動作を以下に説明する。

本実施例にあつては、フレームカウンタ２１１
の計数状態に次のような規則性があり、その規則
性に基づいて所定時間後（つまりフレームカウン
タ２１１では次のクロツク時点）でのパリテイを
予測している。

この場合の規則性を第３図に従つて説明する。

いま、フレームカウンタ２１１を４ビツトb₀〜
b₃のカウンタとすると、計数情報（０〜Ｆ）と、
それら４ビツトの計数状態とは第３図の左半分に
示す対応関係となる。但し、ビツトb₀が最下位ビ
ツトである。また、各計数状態に対するプライオ
リテイエンコーダ２１７の値は、３ビツトA₀〜
A₂として同図の左から第３欄に示す如くである。

ところで、図からも明らかな如く、プライオリ
テイエンコード２１７の最下位ビツトA₀の値
（論理状態）は、フレームカウンタ２１１の４ビ
ツトb₀〜b₃にあつて“０”をとる最も下位の桁か
らみて、その桁よりも下位のビツト数が「奇数」
の場合は“１”、「偶数」の場合には“０”となる
関係にある。

このような規則性を基にして、プライオリテイ
エンコーダ２１７の最下位ビツトA₀のみを出力
しておき、前のクロツクにてセツトあるいはリセ
ツト状態が規制されてその状態を保持しているＤ
形フリツプフロツプ２２５の出力と排他的論理
和がとらられる。その排他的論理和をとつた論理
状態（信号２２３で表される）の“０”，“１”に
従いTSクロツク信号２１３のクロツクパルスに
応動して、Ｄ形フリツプフロロツプ２２５は、
“０”“１”の状態保持を続行する。このようにＤ
形フリツプ２２５の出力信号が排他的論理和ゲ
ート２２１に帰還されていることに因り、当該フ
リツプフロツプ２２５のＱ出力信号２２７の論理
状態がTSクロツク信号に対して移り変わる態様
は第３図の最右欄に示すようになる。

上述したように、プライオリテイエンコーダ２
１７の出力に基づいて排他的論理和ゲート２２１
およびＤ形フリツプフロツプ２２５によつて生成
された次回パリテイ（信号２２７の論理状態）が
次段のパリテイチエツカ２２９に与えられる。

つまり、この関係図からも判るとおり、フレー
ムカウンタ２１１の４ビツトb₀〜b₃でビツトの立
つていない最下位桁から更に下位桁のビツト数が
奇数の場合（プライオリテイエンコーダ２１７の
最下位ビツトA₀が“１”）には次の計数状態（出
力信号２１５で表される）でのパリテイ（予測パ
リテイ）は何ら変化しないが、偶数の場合（A₀
＝“０”）には次の計数状態での（予測）パリテイ
は反転する。

パリテイチエツカ２２９にはまた、フレームカ
ウンタ２１１の出力信号２１５が供給されてお
り、その第２入力端子PC₂側では４ビツト信号の
うちビツトが立つている（‘１”）ビツト数が偶
数の場合（含む零）には“１”、奇数の場合には
“０”とそれぞれなるようなパリテイを規定する
ものである。

いま、例えばクロツク信号２１３に応じてフレ
ームカウンタ２１１の計数情報が「「１」（“1000）
から「２」（0100）へと還移したものとする。

すると、Ｄ形フリツプフロツプ２２５から与え
られる「予測パリテイ」は“０”である。また、
計数情報「２」を表す４ビツトb₀〜b₃は“0100”
であるから、パリテイチエツカ２２９での第２入
力端子PC₂側での規定パリテイは“０”である。
従つて、第１入力端子PC₁に与えられていた予測
パリテイも“０”であるから、両パリテイが一致
するという所望の関係が成立するので、パリテイ
チエツカ２２９からは論理状態“０”をとる出力
信号２３１を発生する。

続いて、計数続行によりフレームカウンタ２１
１の計数情報が「２」（0100）から「３」（1100）
へと移行したものとする。すると、予測パリテイ
は“１”となる。これに対して、出力信号２１５
での４ビツトb₀〜b₃は“1100”であるから“１”
のビツト数が２であり、パリテイエツカ２２９で
の第２入力端子PC₂側での規定パリテイは“１”
である。従つて、パリテイチエツカ２２９の出力
状態は“０”のままである。

その他、フレームカウンタ２１１がクロツク信
号２１３に応動して、第３図に示す如く、それの
規則性に従つて正しく計数を行なう限り、パリテ
イチエツカ２２９の出力状態が“０”以外となる
ことはなない。そのため、当初リセツト信号２３
５によつてリセツトされていたＲ−Ｓフリツプフ
ロツプ２３３はそのリセツト状態を保持し続け
る。従つて、Ｒ−Ｓフリツプフロツプ２３３のＱ
出力信号２３７の“０”論理状態が維持されて、
「アラーム信号」は発生されず、フレームカウン
タ２１１の計数状態を表す出力信号２１５はタイ
ムスロツト発生部（図示せず）に供給されて正し
いタイムスロツトが形成されることとなるのであ
る。

上述したのは、フレームカウンタ２１１が本来
的な規則性に従つて順次その状態を変化させるも
のであり、クロツク信号２１３に応動して正しい
変化動作を為している場合である。

これに対して、何らかの原因でフレームカウン
タ２１１が規則性に従わない不都合な動作をした
ものとする。例えば、その原因としては、フレー
ムカウンタ２１１自体の故障，雑音での応動，そ
れの駆動電源電圧の低下等が考えられる。

いま、不規則な動作として、フレームカウンタ
２１１がクロツク信号２１３に応動して、例えば
「２」（“0100”）から「４」（“0010”）へを飛んだ
ものとする。その場合、「２」の状態後のクロツ
クに応動して、Ｄ形フリツプフロツプ２２２５か
ら生成される予測パリテイは“１”である。しか
し、結果的にフレームカウンタ２１１からの出力
信号２１５で表される計数状態の４ビツトb₀〜b₃
は“0010”であつて、１ビツトのみが立つている
ので、パリテイチエツカ２２９の第２入力端子
PC₂側での規定パリテイは“０”である。このよ
うに、予測パリテイと規定パリテイとは所望（一
致）の関係にない。従つて、パリテイチエツカ２
２９の出力信号２３１の論理状態は“１”となつ
て、Ｒ−Ｓフリツプフロツプ２３３をセツト状態
とする。このセツト状態は、リセツト信号２３５
が印加されるまで続行するので、その間フリツプ
フロツプ２３３のＱ出力信号２３７は論理状態を
維持し続け、「アラーム信号」が発生され続ける
こととなる。このようにして発生されるアラーム
信号（信号２３７）によつて、フレームカウンタ
２１１の出力信号２１５による他回路への付勢を
解除する（但し、その解除手段は省略する）。従
つて、フレームカウンタ２１１の規則性に従わな
い動作に因る多重化送信又は受信への悪影響（シ
ステム障害）を未然に防止することができる。

また、フレームカウンタ２１１の計数状態が他
の状態から２段飛んでも全く同様にアラーム信号
が発生される。

なお、上述した実施例では、フレームカウンタ
２１１の計数動作におけるいわば次クロツクの状
態を予測して、実際上の変化動作状態と比較する
ものであつたが、これに限ることはない。例え
ば、予測する段階を数クロツク先であるものとし
てもよい。

また、シーケンス回路としてのカウンタ２１１
の計数状態の監視のみならず、他の規則性ある順
次変化状態を呈するものの変化動作を確認する装
置としてもよい。但し、順次変化状態の変化と、
予測手段による予測状態の発生とはタイミング的
に関連付けておく必要がある。

〔発明の効果〕

以上述べてきたように本発明によれば、簡単な
回路構成によつて、規則性ある順序で変化する状
態を出力する装置自体の動作を監視することがで
きるので、実用的に極めて有用である。

【図面の簡単な説明】

第１図は本発明のカウンタ回路のシーケンス動
作チエツク回路の原理ブロツク図、第２図は本発
明の一実施例の構成を示すブロツク図、第３図は
本発明の実施例での動作を真理値表的に示す対応
説明図である。 第１図において、１１１はクロツク信号、１１
３はカウンタ値、１１４は予測パリテイ値出力回
路、１１５はカウンタ回路、１１６は予測パリテ
イ値の反転値、１１７はプラオリテイエンコーダ
回路、１１９は検出位置に応じて決まる値、１２
７はは次のパリテイ予測値、１２９はパリテイチ
エツカ回路、 第２図において、２１１はフレームカウンタ、
２１３はTSクロツク信号、２１７はプライオリ
テイエンコーダ、２２１は排他的論理和ゲート、
２２５はＤ形フリツプフロツプ、２２７は出力信
号、２２９はパリテイチエツカ、２３３はＲ−Ｓ
フリツプフツプである。

Claims (1)

1. 【特許請求の範囲】 １ クロツク信号１１１をカウントするカウンタ
   回路１１５とそのチエツク回路を備え、 該カウンタ回路１１５の出力値に前もつて予測
   生成されたパリテイ値を付加し、カウンタ回路の
   シーケンス動作を確認する回路において、 前記カウンタ回路から出力されたカウンタ値の
   状態を調べ、“０”値が存在する最下位の桁位置
   を検出して検出位置に応じて決まる値A₀１１９
   を出力するプライオリテイエンコーダ回路１１７
   と、 前記クロツク信号１１１に応答して該プライオ
   リテイエンコーダ回路１１７から出力された値
   と、該値が出力される前に発生していた予測パリ
   テイ値を反転した値１１６との排他的論理和を取
   つて次の予測パリテイ値１２７として出力する予
   測パリテイ値出力回路１１４と、 該予測パリテイ値出力回路１１４から出力され
   た予測パリテイ値を前記カウンタ値に付加し、そ
   の全体の値のパリテイチエツクを行なうパリテイ
   チエツカ回路１２９とを備えたことを特徴とする
   カウンタ回路のシーケンス動作チエツク回路。