JPH0453451B2 - - Google Patents
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- JPH0453451B2 JPH0453451B2 JP62045363A JP4536387A JPH0453451B2 JP H0453451 B2 JPH0453451 B2 JP H0453451B2 JP 62045363 A JP62045363 A JP 62045363A JP 4536387 A JP4536387 A JP 4536387A JP H0453451 B2 JPH0453451 B2 JP H0453451B2
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- current
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- transistor
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入力電圧に対しヒステリシス特性を
有する電流出力を得るための回路に関する。
有する電流出力を得るための回路に関する。
第４図に、従来用いられているこの種の回路を
示し、第５図にその特性を示す。
示し、第５図にその特性を示す。
入力電圧VINが、基準電圧発生回路１０１の発
生する第１の基準電圧VS1より小さいときには、
差動動作形電圧比較器１０２を構成するトランジ
スタＱ１がオフしているためカレントミラー回路
１０３を構成するトランジスタＱ３，Ｑ４，Ｑ６
のベース電流が流れず、それぞれのトランジスタ
はオフである。一方、トランジスタＱ２がオンし
ているためトランジスタＱ５のベース電流が流れ
てトランジスタＱ５がオンする。したがつて、ト
ランジスタＱ５のエミツタ・コレクタ間飽和電圧
をVCE(SAT)とすれば、VS1は(1)式のように表わされ
る。
生する第１の基準電圧VS1より小さいときには、
差動動作形電圧比較器１０２を構成するトランジ
スタＱ１がオフしているためカレントミラー回路
１０３を構成するトランジスタＱ３，Ｑ４，Ｑ６
のベース電流が流れず、それぞれのトランジスタ
はオフである。一方、トランジスタＱ２がオンし
ているためトランジスタＱ５のベース電流が流れ
てトランジスタＱ５がオンする。したがつて、ト
ランジスタＱ５のエミツタ・コレクタ間飽和電圧
をVCE(SAT)とすれば、VS1は(1)式のように表わされ
る。
VS1＝（VCC−VCE(SAT)）×R1／R1＋R2 …(1)
この状態におけるトランジスタＱ６のコレクタ
出力電流IOUTは、トランジスタＱ６がオフである
ため「０」となる。これは第５図中の領域に該
当する。
出力電流IOUTは、トランジスタＱ６がオフである
ため「０」となる。これは第５図中の領域に該
当する。
次に、VINがVS1より大きくなるとトランジス
タＱ１がオンし、したがつてトランジスタＱ３，
Ｑ４，Ｑ６もオンする一方、トランジスタＱ２は
オフするためにトランジスタＱ５もオフする。こ
れにより、基準電圧発生回路１０１の発生する第
２の基準電圧VS2は(2)式で示される。
タＱ１がオンし、したがつてトランジスタＱ３，
Ｑ４，Ｑ６もオンする一方、トランジスタＱ２は
オフするためにトランジスタＱ５もオフする。こ
れにより、基準電圧発生回路１０１の発生する第
２の基準電圧VS2は(2)式で示される。
VS2＝R1／R1＋R2＋R3×VCC …(2)
このときのトランジスタＱ６のコレクタ出力電
流IOUTは、各トランジスタのベース電流を無視で
きるとしたとき、カレントミラー特性により、ト
ランジスタＱ３に流れる電流、すなち定電流源１
０４の電流Irefと等しくなる。これは、第５図中
のの領域に該当する。
流IOUTは、各トランジスタのベース電流を無視で
きるとしたとき、カレントミラー特性により、ト
ランジスタＱ３に流れる電流、すなち定電流源１
０４の電流Irefと等しくなる。これは、第５図中
のの領域に該当する。
続いてVINがハイレベルにより下降してきたと
きは、オンしていたトランジスタＱ１がオフする
のはVINがVS2より小さくなるときである。VINが
VS2より小さくなると、再びトランジスタＱ１，
Ｑ３，Ｑ４がオフしてトランジスタＱ２，Ｑ５が
オンし、したがつて基準電圧発生回路１０１の発
生電圧はVS1に戻り、出力電流IOUTも「０」とな
る。これは第５図のの領域に該当する。このよ
うにして、ヒステリシスを実現できる。
きは、オンしていたトランジスタＱ１がオフする
のはVINがVS2より小さくなるときである。VINが
VS2より小さくなると、再びトランジスタＱ１，
Ｑ３，Ｑ４がオフしてトランジスタＱ２，Ｑ５が
オンし、したがつて基準電圧発生回路１０１の発
生電圧はVS1に戻り、出力電流IOUTも「０」とな
る。これは第５図のの領域に該当する。このよ
うにして、ヒステリシスを実現できる。
上述した実施例では、ヒステリシス特性を規定
する２つのしきい値電圧VS1，VS2を、基本的に
電源電圧VCCの抵抗分割により得ているため、電
源電圧が変動するとその値も変わつてしまい、し
たがつて電源電圧が変動する場合には使用するこ
とができなかつた。
する２つのしきい値電圧VS1，VS2を、基本的に
電源電圧VCCの抵抗分割により得ているため、電
源電圧が変動するとその値も変わつてしまい、し
たがつて電源電圧が変動する場合には使用するこ
とができなかつた。
本発明のヒステリシス発生回路は、第１図に示
すように、電圧−電流変換器１、第１および第２
の電流比較手段２，３ならびに定電流源４からな
る。第１の電流比較手段２は、電流−電圧変換器
１の出力電流I1と第２の電流比較手段３の出力電
流I2とを比較し、I1＞I2のときI3＝Ａ×（I1＝I2）
（Ａは正の定数）、I1＝≦I2のときI3＝０となる電
流I3を出力し、第２の電流比較手段３は、上記出
力電流I3と定電流源の出力電流Irefとを比較し、
Iref＞I3のときI2＝Ｂ×（Iref−I3）（Ｂは正の定数）
、
Iref≦I3のときI2＝０となる電流I2を出力する。
すように、電圧−電流変換器１、第１および第２
の電流比較手段２，３ならびに定電流源４からな
る。第１の電流比較手段２は、電流−電圧変換器
１の出力電流I1と第２の電流比較手段３の出力電
流I2とを比較し、I1＞I2のときI3＝Ａ×（I1＝I2）
（Ａは正の定数）、I1＝≦I2のときI3＝０となる電
流I3を出力し、第２の電流比較手段３は、上記出
力電流I3と定電流源の出力電流Irefとを比較し、
Iref＞I3のときI2＝Ｂ×（Iref−I3）（Ｂは正の定数）
、
Iref≦I3のときI2＝０となる電流I2を出力する。
〔作用〕
入力電圧VINが十分小さいときにはI1が小さ
いのでI3は流れない（I3＝０）。したがつて、
Iref＞I3が成立するので、I2として所定の値の電
流が流れる（I2＝Ｂ×（Iref−I3）＝Ｂ×Iref）。
いのでI3は流れない（I3＝０）。したがつて、
Iref＞I3が成立するので、I2として所定の値の電
流が流れる（I2＝Ｂ×（Iref−I3）＝Ｂ×Iref）。
入力電圧VINが大きくなつてI1がI2＝Ｂ×Iref
を越えると、I3としてI3＝Ａ×（I1−I2）が流れ
る。I1がI2をわずかに越えるとI3はそのＡ倍と
大きく増巾され、その結果、Iref≦I3となるこ
とによりI2＝０となる。すなわち、I1がI2＝Ｂ
×Irefを越えると、結局、I3＝Ａ×I1，I2＝０で
安定することになる。
を越えると、I3としてI3＝Ａ×（I1−I2）が流れ
る。I1がI2をわずかに越えるとI3はそのＡ倍と
大きく増巾され、その結果、Iref≦I3となるこ
とによりI2＝０となる。すなわち、I1がI2＝Ｂ
×Irefを越えると、結局、I3＝Ａ×I1，I2＝０で
安定することになる。
この状態で逆にVINが小さくなると、I1の減
少に伴い、第１の電流比較手段２の出力電流I3
がI3＝Ａ×I1の式に従つて減少する。そしてIref
＞I3となると、I2としてI2＝Ｂ×（Iref−I3）が流
れる。I3がIrefをわずかに下がるとI2はそのＢ倍
と大きく増巾され、その結果、I2≧I1となるこ
とにより、I3＝０となる。すなわち、第２の電
流比較手段３の出力電流I2は、I2＝Ｂ×Irefに戻
ることになる。
少に伴い、第１の電流比較手段２の出力電流I3
がI3＝Ａ×I1の式に従つて減少する。そしてIref
＞I3となると、I2としてI2＝Ｂ×（Iref−I3）が流
れる。I3がIrefをわずかに下がるとI2はそのＢ倍
と大きく増巾され、その結果、I2≧I1となるこ
とにより、I3＝０となる。すなわち、第２の電
流比較手段３の出力電流I2は、I2＝Ｂ×Irefに戻
ることになる。
このようにして、I2としてヒステリシス特性を
有する電流出力が得られる。
有する電流出力が得られる。
第２図は本発明の一実施例を示す回路図であ
る。同図において、トランジスタＱ１〜Ｑ３およ
び抵抗器Ｒ１から構成される電圧−電流変換器１
１の出力電流I1は、トランジスタＱ１〜Ｑ３のベ
ース電流が無視できるものとした場合、トランジ
スタＱ１，Ｑ２のベース・エミツタ間電圧をそれ
ぞれVBE1，VBE2、抵抗器Ｒ１の抵抗値r1として、 I1＝（VIN−VBE1−VBE2）／r1 ここで、トランジスタＱ１，Ｑ２に流れる電流
はほぼ等しいので、VBE1＝VBE2＝VBEとして、 I1＝（VIN−2VBE／r1 また、トランジスタＱ６，Ｑ７および抵抗器Ｒ
２，Ｒ３からなる定電流源１４の出力電流Irefは、
トランジスタＱ６のベース・エミツタ間電圧を
VBE6とし、トランジスタＱ６，Ｑ７のベース電流
を無視できるものとして、 Iref＝VBE6／r2 （r2は抵抗器Ｒ２の抵抗値） と表わせる。
る。同図において、トランジスタＱ１〜Ｑ３およ
び抵抗器Ｒ１から構成される電圧−電流変換器１
１の出力電流I1は、トランジスタＱ１〜Ｑ３のベ
ース電流が無視できるものとした場合、トランジ
スタＱ１，Ｑ２のベース・エミツタ間電圧をそれ
ぞれVBE1，VBE2、抵抗器Ｒ１の抵抗値r1として、 I1＝（VIN−VBE1−VBE2）／r1 ここで、トランジスタＱ１，Ｑ２に流れる電流
はほぼ等しいので、VBE1＝VBE2＝VBEとして、 I1＝（VIN−2VBE／r1 また、トランジスタＱ６，Ｑ７および抵抗器Ｒ
２，Ｒ３からなる定電流源１４の出力電流Irefは、
トランジスタＱ６のベース・エミツタ間電圧を
VBE6とし、トランジスタＱ６，Ｑ７のベース電流
を無視できるものとして、 Iref＝VBE6／r2 （r2は抵抗器Ｒ２の抵抗値） と表わせる。
このようにVBE6より定電流Irefを得ているため、
電流電圧VCCの変動の影響を避けることができ
る。
電流電圧VCCの変動の影響を避けることができ
る。
なお、第１の電流比較回路１２を構成するトラ
ンジスタＱ９のエミツタ面積はトランジスタＱ８
のエミツタ面積のn2倍に設定されており、したが
つてトランジスタＱ９のコレクタ電流として得ら
れる出力電流Iputは、トランジスタＱ８のコレク
タ電流Ｉ４に対してIput＝n2×I4の関係にある。
また、トランジスタＱ１０のエミツタ面積はトラ
ンジスタＱ８のエミツタ面積のn3倍、したがつて
トランジスタＱ１０のコレクタ電流I1はI1＝n3×
I4の関係にある。同様に、第２の電流比較回路１
３を構成するトランジスタＱ５のエミツタ面積は
トランジスタＱ４のエミツタ面積のn1倍に設定し
てある。
ンジスタＱ９のエミツタ面積はトランジスタＱ８
のエミツタ面積のn2倍に設定されており、したが
つてトランジスタＱ９のコレクタ電流として得ら
れる出力電流Iputは、トランジスタＱ８のコレク
タ電流Ｉ４に対してIput＝n2×I4の関係にある。
また、トランジスタＱ１０のエミツタ面積はトラ
ンジスタＱ８のエミツタ面積のn3倍、したがつて
トランジスタＱ１０のコレクタ電流I1はI1＝n3×
I4の関係にある。同様に、第２の電流比較回路１
３を構成するトランジスタＱ５のエミツタ面積は
トランジスタＱ４のエミツタ面積のn1倍に設定し
てある。
ここで、入力電圧VINが十分に小さく、したが
つてI2の値がI2＝n3×I4で定まる値より小さな値
であるI1の値によつて制限されているときには、
トランジスタＱ４，Ｑ５はオフしているためにI3
＝０となる。したがつて、 I4＝Iref，Iput＝n2×Iref と表わされる。これは第３図のの領域に相当す
る。
つてI2の値がI2＝n3×I4で定まる値より小さな値
であるI1の値によつて制限されているときには、
トランジスタＱ４，Ｑ５はオフしているためにI3
＝０となる。したがつて、 I4＝Iref，Iput＝n2×Iref と表わされる。これは第３図のの領域に相当す
る。
VINが増加し、I1＝n3×I4＋△Ｉ（△Ｉ＞０）
となつたとき、トランジスタＱ４のコレクタに△
Ｉの電流が流れる。このとき、トランジスタＱ４
とともにカレントミラー回路を構成するトランジ
スタＱ５のエミツタ面積がトランジスタＱ４のエ
ミツタ面積のn1倍となつていることから、I3＝n1
×△Ｉとなり、I4はI3の分だけ減少する。する
と、I2はn3×I4であるからn1×n3×△Ｉだけ減少
し、I2とI1との差はさらに広がるという形で正帰
還がかかり、I3＝Iref、I2＝I4＝０の状態で安定す
る。したがつてこのとき、Iput＝０となる（第３
図のａ○点）。このときの入力電圧VIN1はn3×I4＝I1
となるVINであるから、 n3×VBE6／r2＝（VIN1−2VBE）／r1 ∴VIN1＝r1／r2×n3×VBE6＋2VBE …(1) と表わさせる。さらにVINが上昇しても、I1の値
は増加するがI3の値はIref以上にはならず、この
状態が続く。これが第３図のの領域に相当す
る。
Ｉの電流が流れる。このとき、トランジスタＱ４
とともにカレントミラー回路を構成するトランジ
スタＱ５のエミツタ面積がトランジスタＱ４のエ
ミツタ面積のn1倍となつていることから、I3＝n1
×△Ｉとなり、I4はI3の分だけ減少する。する
と、I2はn3×I4であるからn1×n3×△Ｉだけ減少
し、I2とI1との差はさらに広がるという形で正帰
還がかかり、I3＝Iref、I2＝I4＝０の状態で安定す
る。したがつてこのとき、Iput＝０となる（第３
図のａ○点）。このときの入力電圧VIN1はn3×I4＝I1
となるVINであるから、 n3×VBE6／r2＝（VIN1−2VBE）／r1 ∴VIN1＝r1／r2×n3×VBE6＋2VBE …(1) と表わさせる。さらにVINが上昇しても、I1の値
は増加するがI3の値はIref以上にはならず、この
状態が続く。これが第３図のの領域に相当す
る。
この状態からVINが減少してきて、I3＝Iref−△
Ｉ（△Ｉ＞０）となつたとき、トランジスタＱ８
のコレクタ電流が流れ、I4＝△Ｉ，I2＝n3×△Ｉ
となる。したがつてI3＝n1×（I1−I2）＝n1×I1−n1
×n3×△ＩとなつてI4の値が増加し、I2の値も増
加するという形で正帰還がかかり、I4＝Iref、I3＝
０、I2＝n1×Irefという状態で安定する（第３図
のｂ○点）。このときの入力電圧VIN2は、n1×I1＝
IrefとなるVINであるから、 n1×（VIN2−2VBE）／r1＝VBE6／r2 ∴VIN2＝r1／r2×１／n1VBE6＋2VBE …(2) と表わせる。これにより、第３図のの領域に戻
る。
Ｉ（△Ｉ＞０）となつたとき、トランジスタＱ８
のコレクタ電流が流れ、I4＝△Ｉ，I2＝n3×△Ｉ
となる。したがつてI3＝n1×（I1−I2）＝n1×I1−n1
×n3×△ＩとなつてI4の値が増加し、I2の値も増
加するという形で正帰還がかかり、I4＝Iref、I3＝
０、I2＝n1×Irefという状態で安定する（第３図
のｂ○点）。このときの入力電圧VIN2は、n1×I1＝
IrefとなるVINであるから、 n1×（VIN2−2VBE）／r1＝VBE6／r2 ∴VIN2＝r1／r2×１／n1VBE6＋2VBE …(2) と表わせる。これにより、第３図のの領域に戻
る。
このようにして、VIN−Iput特性にヒステリシス
をもたせることができるが、式(1)，(2)から明らか
なように、ヒステリシスの２つのしきい値VIN1と
VIN2とはVCCに無関係となつている。つまり、電
源電圧VCCの値が変動しても、VIN1，VIN2は変化
しないという特長を有している。
をもたせることができるが、式(1)，(2)から明らか
なように、ヒステリシスの２つのしきい値VIN1と
VIN2とはVCCに無関係となつている。つまり、電
源電圧VCCの値が変動しても、VIN1，VIN2は変化
しないという特長を有している。
本発明によれば、電流−電圧変換器の出力電流
I1と第２の電流比較手段の出力電流I2とを比較
し、I1＞I2のときI3＝Ａ×（I1−I2）（Ａは正の定
数）、I1≦I2のときI3＝０となる電流I3を出力する
第１の電流比較手段と、第１の比較手段の出力電
流I3と定電流源の出力電流Irefとを比較し、Iref＞
I3のときI2＝Ｂ×（Iref−I3）（Ｂは正の定数）、Iref
≦I3のときI2＝０となる電流I2を出力する第２の
電流比較手段とを設けたことにより、電源電圧の
変動にかかわらず２つのしきい値を一定にするこ
とができるため、安定したヒステリシス特性を得
ることができる。
I1と第２の電流比較手段の出力電流I2とを比較
し、I1＞I2のときI3＝Ａ×（I1−I2）（Ａは正の定
数）、I1≦I2のときI3＝０となる電流I3を出力する
第１の電流比較手段と、第１の比較手段の出力電
流I3と定電流源の出力電流Irefとを比較し、Iref＞
I3のときI2＝Ｂ×（Iref−I3）（Ｂは正の定数）、Iref
≦I3のときI2＝０となる電流I2を出力する第２の
電流比較手段とを設けたことにより、電源電圧の
変動にかかわらず２つのしきい値を一定にするこ
とができるため、安定したヒステリシス特性を得
ることができる。
第１図は本発明の原理を説明するためのブロツ
ク図、第２図は本発明の一実施例を示す回路図、
第３図はその特性図、第４図は従来例を示す回路
図、第５図はその特性図である。 １，１１……電圧−電流変換器、２，１２……
第１の電流比較手段、３，１３……第２の電流比
較手段、４，１４……定電流源。
ク図、第２図は本発明の一実施例を示す回路図、
第３図はその特性図、第４図は従来例を示す回路
図、第５図はその特性図である。 １，１１……電圧−電流変換器、２，１２……
第１の電流比較手段、３，１３……第２の電流比
較手段、４，１４……定電流源。
Claims (1)
- １ 入力電圧を電流に変換する電圧−電流変換器
と、第１および第２の電流比較手段と、定電流源
とを備え、第１の電流比較手段は、電圧−電流変
換器の出力電流I1と第２の電流比較手段の出力電
流I2とを比較し、I1＞I2のときI3＝Ａ×（I1−I2）
（Ａは正の定数）、I1≦I2のときI3＝０となる電流
I3を出力し、第２の電流比較手段は、第１の電流
比較手段の出力電流I3と定電流源の出力電流Iref
とを比較し、Iref＞I3のときI2＝Ｂ×（Iref−I3）（Ｂ
は正の定数）、Iref≦I3のときI2＝０となる電流I2
を出力することを特徴とするヒステリシス発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045363A JPS63214018A (ja) | 1987-03-02 | 1987-03-02 | ヒステリシス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045363A JPS63214018A (ja) | 1987-03-02 | 1987-03-02 | ヒステリシス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63214018A JPS63214018A (ja) | 1988-09-06 |
| JPH0453451B2 true JPH0453451B2 (ja) | 1992-08-26 |
Family
ID=12717189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62045363A Granted JPS63214018A (ja) | 1987-03-02 | 1987-03-02 | ヒステリシス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63214018A (ja) |
-
1987
- 1987-03-02 JP JP62045363A patent/JPS63214018A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63214018A (ja) | 1988-09-06 |
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