JPS63214018A - ヒステリシス発生回路 - Google Patents
ヒステリシス発生回路Info
- Publication number
- JPS63214018A JPS63214018A JP62045363A JP4536387A JPS63214018A JP S63214018 A JPS63214018 A JP S63214018A JP 62045363 A JP62045363 A JP 62045363A JP 4536387 A JP4536387 A JP 4536387A JP S63214018 A JPS63214018 A JP S63214018A
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- voltage
- iref
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入力電圧に対しヒステリシス特性を有する電
流出力を得るための回路に関する。
流出力を得るための回路に関する。
第４図に、従来用いられているこの程の回路を示し、第
５図にその特性を示す。
５図にその特性を示す。
入力電圧ＶＩＮが、基準電圧発生回路１０１の発生する
第１の基準電圧Ｖａｔよシ小さいときＫは、差動動作形
電圧比較器１０２を構成するトランジスタＱ１がオフし
ているためカレントミラー回路１０３を構成するトラン
ジスタＱ３．Ｑ４．Ｑ６のベース電流が流れず、それぞ
れのトランジスタはオフである。一方、トランジスタＱ
２がオンしているためトランジスタＱ５のペース電流が
流れてトランジスタＱ５がオンする。したがって、トラ
ンジスタＱ５のエミッターコレクタ間飽和電圧をＶ（ｔ
Ｈ（ＳＡＴ）とすれば、ＶＳｌは（１）式のように表
わされる。
第１の基準電圧Ｖａｔよシ小さいときＫは、差動動作形
電圧比較器１０２を構成するトランジスタＱ１がオフし
ているためカレントミラー回路１０３を構成するトラン
ジスタＱ３．Ｑ４．Ｑ６のベース電流が流れず、それぞ
れのトランジスタはオフである。一方、トランジスタＱ
２がオンしているためトランジスタＱ５のペース電流が
流れてトランジスタＱ５がオンする。したがって、トラ
ンジスタＱ５のエミッターコレクタ間飽和電圧をＶ（ｔ
Ｈ（ＳＡＴ）とすれば、ＶＳｌは（１）式のように表
わされる。
この状態におけるトランジスタＱ６のコレクタ出力電流
ＸＯＵ丁は、トランジスタＱ６がオフであるためｒＯＪ
となる。これは第５図中■の領域に該尚する。
ＸＯＵ丁は、トランジスタＱ６がオフであるためｒＯＪ
となる。これは第５図中■の領域に該尚する。
次ＫＳＶ工ＮがＶＢＩよシ大きくなるとトランジスタＱ
１がオンし、したがってトランジスタＱ３．Ｑ４゜Ｑ６
もオンする一方、トランジスタＱ２はオフするためにト
ランジスタＱ５もオフする。これにより、基準電圧発生
回路１０１０発生する第２の基準電圧ＶＳＺは（２）式
で示される。
１がオンし、したがってトランジスタＱ３．Ｑ４゜Ｑ６
もオンする一方、トランジスタＱ２はオフするためにト
ランジスタＱ５もオフする。これにより、基準電圧発生
回路１０１０発生する第２の基準電圧ＶＳＺは（２）式
で示される。
このときのトランジスタＱ６のコレクタ出力電１Ｉｏｔ
ｎは、各トランジスタのペース電流を無視できるとした
とき、又はβが充分大きいとしたとき、カレントミラー
特性によシ、トランジスタＱ３に流れる電流、すなわち
定電流源１０４の電流Ｉ ｒｅｆと等しくなる。これは
、第５図中の■の領域に該当する。
ｎは、各トランジスタのペース電流を無視できるとした
とき、又はβが充分大きいとしたとき、カレントミラー
特性によシ、トランジスタＱ３に流れる電流、すなわち
定電流源１０４の電流Ｉ ｒｅｆと等しくなる。これは
、第５図中の■の領域に該当する。
続いてＶＩＮがハイレベルによシ下降してきたときは、
オンしていたトランジスタＱ１がオフするのはＶＸＮが
ｖＢ２よシ小さくなるときである。ＭＩＮがｖＢ２より
小さくなると、再びトランジスタＱｌ。
オンしていたトランジスタＱ１がオフするのはＶＸＮが
ｖＢ２よシ小さくなるときである。ＭＩＮがｖＢ２より
小さくなると、再びトランジスタＱｌ。
Ｑ３．Ｑ４がオフしてトランジスタＱ２．Ｑ５がオンし
、したがって基準電圧発生回路１０４の発生電圧はｖＢ
、に戻シ、出力電流１０ＵＴも「０」となる。
、したがって基準電圧発生回路１０４の発生電圧はｖＢ
、に戻シ、出力電流１０ＵＴも「０」となる。
これは第５図の■の領域に該当する。このようにして、
ヒステリシスを集塊できる。
ヒステリシスを集塊できる。
上述した実施例では、ヒステリシス特性を規定する２つ
のしきい値電圧Ｖ８１ ｒ ｖｓｚを、基本的に電源電
圧ｖｃｃの抵抗分割によシ得ているため、電源電圧が変
動するとその値も変わってしまい、したがって電源電圧
が変動する場合には使用することができなかつ喪。
のしきい値電圧Ｖ８１ ｒ ｖｓｚを、基本的に電源電
圧ｖｃｃの抵抗分割によシ得ているため、電源電圧が変
動するとその値も変わってしまい、したがって電源電圧
が変動する場合には使用することができなかつ喪。
本発明のヒステリシス発生回路は、第１図に示すように
、電圧−電流変換器１、第１および第２の電流比較手段
２，３ならびに定電流源４からなる。第１の電流比較手
段２は、電流−電圧変換器１の出力電流工１と第２の電
流比較手段３の出力電流Ｉ２とを比較し、１１）Ｉ、の
ときｌ３＝ＡＸ（Ｉ＋−Ｉ２）（Ａは正の定数）、Ｉ、
＝≦工２のときｌ３＝Ｏとなる電流Ｉ３を出力し、第２
の電流比較手段３は、上記出力電流工３と定電流源の出
力電流Ｉｒｅｆとを比較し、Ｉｒ＠４ ） Ｉ ３のと
きＩ２−ＢＸ（Ｉｒｅｆ Ｉ３）（Ｂは正の定数）、
Ｉｒｅｆ≦工３のとき工２＝０となる電流！２を出力す
る。
、電圧−電流変換器１、第１および第２の電流比較手段
２，３ならびに定電流源４からなる。第１の電流比較手
段２は、電流−電圧変換器１の出力電流工１と第２の電
流比較手段３の出力電流Ｉ２とを比較し、１１）Ｉ、の
ときｌ３＝ＡＸ（Ｉ＋−Ｉ２）（Ａは正の定数）、Ｉ、
＝≦工２のときｌ３＝Ｏとなる電流Ｉ３を出力し、第２
の電流比較手段３は、上記出力電流工３と定電流源の出
力電流Ｉｒｅｆとを比較し、Ｉｒ＠４ ） Ｉ ３のと
きＩ２−ＢＸ（Ｉｒｅｆ Ｉ３）（Ｂは正の定数）、
Ｉｒｅｆ≦工３のとき工２＝０となる電流！２を出力す
る。
■ 入力電圧ｖＩにが十分率さいときには！、が小さい
ので１．は流れない（ｌ５＝Ｏ）。したがって、Ｉ□１
＞ Ｉ ｓが成立するので、工２として所定の値の電
流が流れる（Ｉ２＝ＢＸ（Ｉ□ｆ−Ｉ３）＝ＢＸＩ、。
ので１．は流れない（ｌ５＝Ｏ）。したがって、Ｉ□１
＞ Ｉ ｓが成立するので、工２として所定の値の電
流が流れる（Ｉ２＝ＢＸ（Ｉ□ｆ−Ｉ３）＝ＢＸＩ、。
ｆ）。
■ 入力電圧ＶＩＮが大きくなってＩ１が１２＝＝ＢＸ
Ｉ、。ｆを越えると、Ｉ３としてｌ３＝ＡＸ（Ｉ。
Ｉ、。ｆを越えると、Ｉ３としてｌ３＝ＡＸ（Ｉ。
−工２）が流れる。Ｉｌがｒ２をわずかに越えると工３
はそのＡ倍と大きく増巾され、その結果、Ｉｒｅｆ≦工
３となることＫよりＩ２−０となる。
はそのＡ倍と大きく増巾され、その結果、Ｉｒｅｆ≦工
３となることＫよりＩ２−０となる。
すなわち、１．がＩ ２ ！ Ｂ Ｘ ｌ、、ｔを越え
ると、結局、■３＝ＡＸＢ ＋ｌ２＝Ｏで安定すること
になる。
ると、結局、■３＝ＡＸＢ ＋ｌ２＝Ｏで安定すること
になる。
■ この状態で逆にＶＸＮが小さくなると、Ｉ。
の減少に伴い、第１の電流比較手段２の出力電流工３が
Ｉ、、＝ＡＸＩ、の式に従って減少する。
Ｉ、、＝ＡＸＩ、の式に従って減少する。
そしてＩｒｅｆ＞Ｌｖとなると、Ｉ２としてＩ２−ＢＸ
（Ｉｒｅｆ−１ｇ）が流れる。工３がＩｒｅｆをわずか
に下がると工２はそのＢ倍と大きく増巾され、その結果
、Ｉ２上１１となることＫよυＮ １３＝＝Ｑとなる。
（Ｉｒｅｆ−１ｇ）が流れる。工３がＩｒｅｆをわずか
に下がると工２はそのＢ倍と大きく増巾され、その結果
、Ｉ２上１１となることＫよυＮ １３＝＝Ｑとなる。
すなわち、第２の電流比較手段３の出力電流工２は、Ｉ
ｚ＝ＢＸＩｒｅｆに戻るととくなる。
ｚ＝ＢＸＩｒｅｆに戻るととくなる。
このようにして、Ｉ２としてヒステリシス特性を有する
電流出力が得られる。
電流出力が得られる。
第２図は本発明の一実施例を示す回路図である。
同図において、トランジスタＱ１〜Ｑ３および抵抗器Ｒ
１から構成される電圧−電流変換器１１の出力電流１．
は、トランジスタＱ１〜Ｑ３のベース電流が無視できる
ものとした場合、トランジスタＱｌ。
１から構成される電圧−電流変換器１１の出力電流１．
は、トランジスタＱ１〜Ｑ３のベース電流が無視できる
ものとした場合、トランジスタＱｌ。
Ｑ２のベース・エミッタ間電圧をそれぞれＶＢＸ１＋ｖ
Ｂ１２、抵抗器Ｒ１の抵抗値ｒｌとして、Ｌ＝（ＶｒＮ
ＶＢｘｘ−Ｖｓｘｚ＞／ｒｘここで、トランジスタＱＸ
、Ｑ２に流れる電流はほぼ等しいので、ＶＢＢ１０＝Ｖ
ＢＩ２ ＝ｖａｘとして、Ｉ １ ＝ （ＶｘＮ−２Ｖ
ａｘ） ／ ｒ １また、トランジスタＱ６．Ｑ７およ
び抵抗器Ｒ２゜Ｒ３からなる定電流源１４の出力電流Ｉ
ｒｅｆは、トランジスタＱ６のベース・エミッタ間電圧
をｖＢｘ８とし、トランジスタＱ６．Ｑ７のベース電流
を無視できるものとして、 と表わせる。
Ｂ１２、抵抗器Ｒ１の抵抗値ｒｌとして、Ｌ＝（ＶｒＮ
ＶＢｘｘ−Ｖｓｘｚ＞／ｒｘここで、トランジスタＱＸ
、Ｑ２に流れる電流はほぼ等しいので、ＶＢＢ１０＝Ｖ
ＢＩ２ ＝ｖａｘとして、Ｉ １ ＝ （ＶｘＮ−２Ｖ
ａｘ） ／ ｒ １また、トランジスタＱ６．Ｑ７およ
び抵抗器Ｒ２゜Ｒ３からなる定電流源１４の出力電流Ｉ
ｒｅｆは、トランジスタＱ６のベース・エミッタ間電圧
をｖＢｘ８とし、トランジスタＱ６．Ｑ７のベース電流
を無視できるものとして、 と表わせる。
このようにｖＢｉｓよシ定電流Ｉｒｅｆを得ているため
、電流電圧ＶＣＣの変動の影響を避けることができる。
、電流電圧ＶＣＣの変動の影響を避けることができる。
なお、第１の電流比較回路１２を構成するトランジスタ
Ｑ９のエミッタ面積はトランジスタＱ８のエミッタ面積
のｎ２倍に設定されておシ、シたがってトランジスタＱ
９のコレクタ電流として得られる出力電流ｌ０ｕｔは、
トランジスタＱ８Ｏコレクタ電流Ｉ４１Ｃ対してＩ。ｕ
ｔ＝！１２ Ｘ Ｉ ４の関係にある。また、トランジ
スタＱｉＱのエミッタ面積はトランジスタＱ８のエミッ
タ面積のｎ３倍、しタカってトランジスタＱＩＯのコレ
クタ電流！、はＩ １ ＝ ｎ ３ Ｘ Ｉ ４の関係
にある。同様に、第２の電流比較回路１３を構成するト
ランジスタＱ５のエミッタ面積はトランジスタＱ４のエ
ミッタ面積の１１１１倍に設定しである。
Ｑ９のエミッタ面積はトランジスタＱ８のエミッタ面積
のｎ２倍に設定されておシ、シたがってトランジスタＱ
９のコレクタ電流として得られる出力電流ｌ０ｕｔは、
トランジスタＱ８Ｏコレクタ電流Ｉ４１Ｃ対してＩ。ｕ
ｔ＝！１２ Ｘ Ｉ ４の関係にある。また、トランジ
スタＱｉＱのエミッタ面積はトランジスタＱ８のエミッ
タ面積のｎ３倍、しタカってトランジスタＱＩＯのコレ
クタ電流！、はＩ １ ＝ ｎ ３ Ｘ Ｉ ４の関係
にある。同様に、第２の電流比較回路１３を構成するト
ランジスタＱ５のエミッタ面積はトランジスタＱ４のエ
ミッタ面積の１１１１倍に設定しである。
ここで、入力電圧ＶＩＮが十分に小さり、シたがってＩ
２の値がＩ ２ ＝＝＋ ｎ ３ Ｘ Ｉ ４で定まる
値より小さな値である１１の値によって制限されている
ときＫは、トランジスタＱ４．Ｑ５はオフしているため
に工３−０となる。したがって、 ｌ４＝Ｉｒｅｆ ｌ ｒｏｕｔ”ｎｚＸＩｒｅｆと表
わされる。これは第３図の■の領域に相当する。
２の値がＩ ２ ＝＝＋ ｎ ３ Ｘ Ｉ ４で定まる
値より小さな値である１１の値によって制限されている
ときＫは、トランジスタＱ４．Ｑ５はオフしているため
に工３−０となる。したがって、 ｌ４＝Ｉｒｅｆ ｌ ｒｏｕｔ”ｎｚＸＩｒｅｆと表
わされる。これは第３図の■の領域に相当する。
ｖｒＮが増加し、ｌ １ｘ Ｈ３Ｘｌ ４＋△工（Δ■
〉０）となったとき、トランジスタＱ４のコレクタにΔ
工の電流が流れる。このとき、トランジスタＱ４ととも
にカレントミラー回路を構成するトランジスタＱ５のエ
ミッタ面積がトランジスタＱ４のエミッタ面積Ｏｎ１倍
となっていることから、ｌ３＝ｎｌＸΔ■となシ、工４
はＩ３の分だけ減少する。すると、工２はｎ ３ ×Ｉ
４であるからｎ１Ｘｎ３Ｘべだけ減少し、工２と工１
との差はさらに広がるという形で正帰還がかかり、工３
−■ｒ＊ｆｓ Ｌ＝＊ｌ４＝０の状態で安定する。した
がってこのとき、ｌ０ｕｔ＝Ｏとなる（第３図の０点）
。このときの入力電圧Ｖ’ＩＮＩはｎ ３ Ｘ Ｉ ４
＝ Ｉ １となるｖｒＮであるから、、’−Ｖｘｙ１
−−ＸｎｓＸＶａｘｓ＋２ＶＢｚ ＠１１１１１１＠
（１）と表わさせる。さらにＶＩＮが上昇しても、Ｉｌ
Ｏ値は増加するが工３の値はＩｒｅｆ以上にはならず、
この状態が続く。これが第３図の■の領域に相当する。
〉０）となったとき、トランジスタＱ４のコレクタにΔ
工の電流が流れる。このとき、トランジスタＱ４ととも
にカレントミラー回路を構成するトランジスタＱ５のエ
ミッタ面積がトランジスタＱ４のエミッタ面積Ｏｎ１倍
となっていることから、ｌ３＝ｎｌＸΔ■となシ、工４
はＩ３の分だけ減少する。すると、工２はｎ ３ ×Ｉ
４であるからｎ１Ｘｎ３Ｘべだけ減少し、工２と工１
との差はさらに広がるという形で正帰還がかかり、工３
−■ｒ＊ｆｓ Ｌ＝＊ｌ４＝０の状態で安定する。した
がってこのとき、ｌ０ｕｔ＝Ｏとなる（第３図の０点）
。このときの入力電圧Ｖ’ＩＮＩはｎ ３ Ｘ Ｉ ４
＝ Ｉ １となるｖｒＮであるから、、’−Ｖｘｙ１
−−ＸｎｓＸＶａｘｓ＋２ＶＢｚ ＠１１１１１１＠
（１）と表わさせる。さらにＶＩＮが上昇しても、Ｉｌ
Ｏ値は増加するが工３の値はＩｒｅｆ以上にはならず、
この状態が続く。これが第３図の■の領域に相当する。
この状態からＶＩＮが減少してきて、工３＝工ｒｅｆ−
ΔＩ（Δ■〉０）となったとき、トランジスタＱ８のコ
レクタ電流が流れ、Ｉ４−△Ｉ 、 Ｉ２：ｎ３ＸΔＩ
となる。したがってｌ３＝ｎＩＸ（１１−Ｉｚ）＝ｎｔ
Ｘ１１−ｎｌＸｎ３Ｘ△工となって工、の値が増加し、
工２の値も増加するという形で正帰還がかかシ、Ｉ４”
工ｒ＊ｆ ％ Ｉ ｓ ＝ ０、Ｉ２：ｉｌ＋ ｘｌ
ｌ＠１ という状態で安定する（第３図の０点）。この
ときの入力電圧ｖＸＮ２は、ｎ１×１１＝１１＠１とな
るＶＩＮであるから、と表わせる。これによシ、第３図
の■の領域に戻る。
ΔＩ（Δ■〉０）となったとき、トランジスタＱ８のコ
レクタ電流が流れ、Ｉ４−△Ｉ 、 Ｉ２：ｎ３ＸΔＩ
となる。したがってｌ３＝ｎＩＸ（１１−Ｉｚ）＝ｎｔ
Ｘ１１−ｎｌＸｎ３Ｘ△工となって工、の値が増加し、
工２の値も増加するという形で正帰還がかかシ、Ｉ４”
工ｒ＊ｆ ％ Ｉ ｓ ＝ ０、Ｉ２：ｉｌ＋ ｘｌ
ｌ＠１ という状態で安定する（第３図の０点）。この
ときの入力電圧ｖＸＮ２は、ｎ１×１１＝１１＠１とな
るＶＩＮであるから、と表わせる。これによシ、第３図
の■の領域に戻る。
このようＫして、ＷＩＮ−Ｉ。ｕｔ特性にヒステリシス
をもたせることができるが、式（１） 、 （２）から
明らかなように、ヒステリシスの２つのしきい値ＭＩＮ
ＩとＶＩＮ２とはＶ（１（＋に無関係となっている。つ
ｔｂ、電源電圧ｖＣｃの値が変動しても、ＶＩＮｔ Ｔ
ＶＩＮ２は変化しないという特長を有している。
をもたせることができるが、式（１） 、 （２）から
明らかなように、ヒステリシスの２つのしきい値ＭＩＮ
ＩとＶＩＮ２とはＶ（１（＋に無関係となっている。つ
ｔｂ、電源電圧ｖＣｃの値が変動しても、ＶＩＮｔ Ｔ
ＶＩＮ２は変化しないという特長を有している。
本発明によれば、電流−電圧変換器の出力電流工１と第
２の電流比較手段の出力電流！２とを比較し、Ｉ １＞
Ｉ ２のときＩｓ ＝Ａ×（Ｉ１ Ｉｚ） （Ａは
正の定数）、■！≦工２のときｌ５＝Ｏとなる電流■３
を出力する第１の電流比較手段と、第１の比較手段の出
力電流工３と定電流源の出力電流１ ｒｅｆとを比較し
、Ｉ□１ ＞ Ｉ ｓのときＩ ２ ＝ Ｂ Ｘ （Ｉ
ｒ。ｆ−Ｉ３）（Ｂは正の定数）、Ｉｒｅｆ≦Ｉ３の
とき工２＝０となる電流Ｉ２を出力する第２の電流比較
手段とを設けたことによシ、電源電圧の変動にかかわら
ず２つのしきい値を一定にすることができるため、安定
したヒステリシス特性を得ることができる。
２の電流比較手段の出力電流！２とを比較し、Ｉ １＞
Ｉ ２のときＩｓ ＝Ａ×（Ｉ１ Ｉｚ） （Ａは
正の定数）、■！≦工２のときｌ５＝Ｏとなる電流■３
を出力する第１の電流比較手段と、第１の比較手段の出
力電流工３と定電流源の出力電流１ ｒｅｆとを比較し
、Ｉ□１ ＞ Ｉ ｓのときＩ ２ ＝ Ｂ Ｘ （Ｉ
ｒ。ｆ−Ｉ３）（Ｂは正の定数）、Ｉｒｅｆ≦Ｉ３の
とき工２＝０となる電流Ｉ２を出力する第２の電流比較
手段とを設けたことによシ、電源電圧の変動にかかわら
ず２つのしきい値を一定にすることができるため、安定
したヒステリシス特性を得ることができる。
第１図は本発明の詳細な説明するためのブロック図、第
２図は本発明の一実施例を示す回路図、第３図はその特
性図、第４図は従来例を示す回路図、第５図はその特性
図である。 １．１１・・・・電圧−電流変換器、２，１２・・・・
第１の電流比較手段、３，１３・・・・第２の電流比較
手段、４，１４・・・・定電流源。
２図は本発明の一実施例を示す回路図、第３図はその特
性図、第４図は従来例を示す回路図、第５図はその特性
図である。 １．１１・・・・電圧−電流変換器、２，１２・・・・
第１の電流比較手段、３，１３・・・・第２の電流比較
手段、４，１４・・・・定電流源。
Claims (1)
- 入力電圧を電流に変換する電圧−電流変換器と、第１お
よび第２の電流比較手段と、定電流源とを備え、第１の
電流比較手段は、電圧−電流変換器の出力電流Ｉ＿１と
第２の電流比較手段の出力電流Ｉ＿２とを比較し、Ｉ＿
１＞Ｉ＿２のときＩ＿３＝Ａ×（Ｉ＿１−Ｉ＿２）（Ａ
は正の定数）、Ｉ＿１≦Ｉ＿２のときＩ＿３＝０となる
電流Ｉ＿３を出力し、第２の電流比較手段は、第１の電
流比較手段の出力電流Ｉ＿３と定電流源の出力電流Ｉ＿
ｒ＿ｅ＿ｆとを比較し、Ｉ＿ｒ＿ｅ＿ｆ＞Ｉ＿３のとき
Ｉ＿２＝Ｂ×（Ｉ＿ｒ＿ｅ＿ｆ−Ｉ＿３）（Ｂは正の定
数）、Ｉ＿ｒ＿ｅ＿ｆ≦Ｉ＿３のときＩ＿２＝０となる
電流Ｉ＿２を出力することを特徴とするヒステリシス発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045363A JPS63214018A (ja) | 1987-03-02 | 1987-03-02 | ヒステリシス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045363A JPS63214018A (ja) | 1987-03-02 | 1987-03-02 | ヒステリシス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63214018A true JPS63214018A (ja) | 1988-09-06 |
| JPH0453451B2 JPH0453451B2 (ja) | 1992-08-26 |
Family
ID=12717189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62045363A Granted JPS63214018A (ja) | 1987-03-02 | 1987-03-02 | ヒステリシス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63214018A (ja) |
-
1987
- 1987-03-02 JP JP62045363A patent/JPS63214018A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453451B2 (ja) | 1992-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4362985A (en) | Integrated circuit for generating a reference voltage | |
| JP2003263232A (ja) | バンドギャップリファレンス回路 | |
| US7122998B2 (en) | Current summing low-voltage band gap reference circuit | |
| JPH0621727A (ja) | 閾値電圧発生器、閾値電圧供給デバイス及び閾値電圧発生デバイス | |
| JPH0450765B2 (ja) | ||
| JPH03121512A (ja) | バイアス電圧発生器 | |
| JPS63214018A (ja) | ヒステリシス発生回路 | |
| JPH05143181A (ja) | 定電圧回路 | |
| JP2695515B2 (ja) | 基準電圧発生回路 | |
| JP4077242B2 (ja) | 定電圧定電流制御回路 | |
| JPH0527139B2 (ja) | ||
| JP3529601B2 (ja) | 定電圧発生回路 | |
| JPH0124645Y2 (ja) | ||
| JPH0236963B2 (ja) | ||
| JP3398907B2 (ja) | バイアス電流制御装置 | |
| JPH06120784A (ja) | ウインドウコンパレータ | |
| JPH0477329B2 (ja) | ||
| JPH0816267A (ja) | 定電圧回路 | |
| JP3036084B2 (ja) | 定電圧回路 | |
| JPS6343408A (ja) | バイアス電圧発生回路 | |
| JPS63175907A (ja) | 定電流回路 | |
| JPH0430761B2 (ja) | ||
| JPS62110307A (ja) | 可変利得回路 | |
| JPH0682496A (ja) | 電圧比較回路 | |
| KR19990032967A (ko) | 기준 전압 발생회로 |