JPH045353B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、航空機等に搭載するトランスポンダ
の応答信号等のパルス弁別方法、殊に複数の応答
信号が時間的に重複した場合のパルス弁別方法に
関する。 （従来技術） 通常、主だつた航空機にはトランスポンダが搭
載され、地上管あ制局等から発する質問信号を受
信すると機種、所属或は高度等所定の情報を応答
信号として返送し航空管制に便宜をはかることが
行なわれる。 又、特殊な場合、航空機相互に於いても同様の
情報交換を行うが、このようなトランスポンダに
於いて扱う信号には一例として第３図に示すもの
がある。これはモードＣと称されるトランスポン
ダ応答信号の一例であつて、幅0.45μsのパルスを
その立ち上がり間隔を1.45μsとして最大15ケ配列
したものである。 このうち最初と最後のパルスF₁及びF₂はブラ
ケツトパルス（BKT）と呼ばれ固定的なもので
あつて、これらBKTパルスF₁とF₂の間隔は
20.3μsでありその間に同図に示す如くC₁，A₁，
A₂，……，D₄の13ケのパルスが配列されており、
各位置のパルスの有無によつて論理“１”及び
“０”を割当て高度情報等を符号化して表示する
ものである。 このようなパルス列によつて符号化した情報信
号の解読にあたつては各位置のパルスの有無を検
出する必要があるが、従来これに使用するパルス
弁別回路としては第２図に示す如く20.3μs遅延回
路DL₁と所要数の２入力論理積回路（ANDゲー
ト）より構成するものが一般的であつた。 これは応答信号そのものと、前記遅延回路DL₁
を介することによつて20.3μsの遅延を受けた応答
信号との２つを論理積回路（ANDゲート）Q^aに
入力しこれらの論理積出力としてBKTを得ると
共に、前記遅延回路DL₁に設けた夫々1.45μsづつ
遅延した13ケのタツプから得る出力を夫々Qb乃
至Qn計13ケの２入力ANDゲートの一入力端夫々
に入力せしめそのもう一方の入力端には前記
ANDゲートQa出力であるBKT（ブラケツトパル
ス）を入力せしめてこれらANDゲートQb乃至
Qnの出力端に13ケの情報パルスを弁別して出力
するよう構成したものである。 以下、本発明の理解を容易にするために前記第
２図に示した上述の回路構成に於ける動作を第４
図に示すタイミング図を参照に詳細に説明する。 第４図イ乃至ヨは前記第２図の遅延回路DL₁の
入力、出力及び各タツプに出力するパルスの時間
関係を示したものであつてイは入力信号、ロ乃至
カは1.45μsの遅延間隔で導出した13ケのタツプ出
力を又ヨは該遅延回路DL₁の出力端に於ける出力
信号である。 先づ第１のANDゲートQa出力には第４図イと
ヨに示すパルス列の論理積を得るからイに於ける
最終パルス即ちF₂と20.3μs遅延したヨの最初のパ
ルス即ちF₁との両者の論理積として0.45μs幅のパ
ルス出力即ちBKTパルスを出力する。このF₁及
びF₂はブラケツトパルスとして必らず存在する
こと上述の通りであるから該ANDゲートQa出力
には必らず“１”の出力を得る。 次に、第２以降のANDゲートQb乃至Qnの13
ケの一方入力にはこのBKTパルスが入力し、例
えばANDゲートQbには該BKTパルスと第４図
カに示した第２パルス即ちC₁のパルスとの論理
積出力が、又ANDゲートQcにはBKTパルスと
ワの第３パルス即ちA₁パルスとの論理積出力を、
更にANDゲートQdにはヲの第４パルス即ちC₂の
論理積出力を得る如く機能する。従つてこのよう
に順次遅延したパルスとBKTとの論理積を求め
ると、時間的に1.45μsづつ順次時系列的直列に送
出されたパルス列を20.3μs遅延後並列パルス信号
として得ることができ、各パルス位置にパルスが
存在すれば“１”を又これがなければ“０”を各
ANDゲートに得ることとなるから、送信機から
送出した情報を弁別再生することができる。 しかしながら、上述した如き従来のパルス弁別
方法では複数の応答信号が重畳するとこれらを弁
別できないばかりか誤つて解読するおそれがあつ
た。 即ち第５図に示す如く２つの応答信号＃１と
＃２が若干の時間差をもつて混在する場合を例に
とると、これら２つの信号パルスは同図＃１＋
＃２に示す如く両者の和となつて受信される。 従つてこの信号を上記従来の弁別回路を用いて
復調すると＃１＋＃２に基づいた論理積信号を出
力することとなり、これは前記＃１及び＃２のパ
ルス列とは全く異つたものとなつて誤解読の原因
となると云う問題を生ずる。 （発明の目的） 本発明は上述したような従来のトランスポンダ
等に用いるパルス弁別方法の問題点を解決するた
めになされたものであつて、複数の応答信号が重
畳する際夫々のパルス列を独立して正確に弁別す
ることができるパルス弁別方法を提供することを
目的とする。 （実施例） 以下本発明を図示した実施例に基づいて詳細に
説明する。 第１図ａは本発明の一実施例を示す回路図であ
る。同図に於いてDL₁及びAND₁は前記第２図に
示した従来回路と同様に13ケの中間出力タツプを
持つた20.3μs遅延回路及びANDゲートであり該
遅延回路DL₁出力と前記情報パルスとの２つの信
号を前記ANDゲートAND₁の入力とし、該AND
ゲートAND₁の出力を取扱う情報パルスの許容ジ
ツタ時間ｄ（μs）の２倍の遅延時間を有する遅延
回路DL₂及び第２、第３、２つのANDゲート
AND₂，AND₃の夫々の一方の入力端に接続する
と共に、前記第２のANDゲートAND₂の他の入
力端には前記第２の遅延回路DL₂の出力を、又前
記第３のANDゲートAND₃のもう一方の入力に
は該遅延回路DL₂の出力をインバータ回路INV₁
を介して夫々入力する。 更に、オーバーラツプして着信する情報パルス
信号のうちから弁別して解読しようとする数、本
実施例では２つのパルス解読回路ブロツク１及び
２を設ける。 このパルス解読回路ブロツク１及び２は両者と
もほヾ同様の構成をとるが、先づパルス解読回路
ブロツク１は同図に示す如く前記情報パルスのパ
ルス数即ち13ケのエツジトリガ・フリツプフロツ
プ回路（ET・FF）Ｆ・F₁乃至Ｆ・F₁₃とその
夫々のＱ出力を一方の入力とした13ケのANDゲ
ートAND₄乃至AND₁₆及び波形整形回路WS₁と
から構成し、前記ET・FF FF₁乃至FF₁₃のクロ
ツク入力端（CK）には前記第１の遅延回路DL₁
の13ケの中間タツプ出力に１対１に対応させて
夫々入力せしめ、該ET・FFのデータ入力端（Ｄ
端子）には前記第３のANDゲートAND₃出力を
又、クリアー端子（CL）には前記第１のAND回
路AND₁の出力を共通に夫々入力する。更に前記
ET・FFのＱ出力を一方の入力とした13ケの
ANDゲートAND₄乃至AND₁₆の夫々の他の入力
には前記第２の遅延回路DL₂からその1/2、即ち
許容ジツタｄ〔μs〕の遅延時間を与える中間タツ
プ出力を前記波形整形回路WS₁を介して共通に入
力せしめると共に、該波形整形回路WS₁の出力を
第１の情報パルス信号のブラケツト解読パルス
BKT₁として又、前記13ケのANDゲートAND₄
乃至AND₁₆の出力を前記情報パルス信号のC₁，
A₁，A₂，……D₄の解読パルスとして夫々出力す
る。 一方、第２のパルス解読回路ブロツク２は前記
第１のパルス解読回路ブロツク１と同様に13ケの
ET・FF FF₁₄乃至FF₂₆と該ET・FFのＱ出力を
一方の入力とする13ケのANDゲートAND₁₇乃至
AND₂₉及び波形整形回路WS₂を設ける他に、前
記13ケのET・FFのＱ出力の夫々を入力とする13
入力論理和回路ORを設け、その出力を前記第２
の波形整形回路WS₂及び第３の遅延回路DL₃に入
力し、該波形整形回路WS₂の出力を第２のブラケ
ツト解読パルスBKT₂となすと共に前記ANDゲ
ートAND₁₇乃至AND₂₉の夫々の他方の入力に共
通に入力する。又前記第３の遅延回路DL₃の出力
を第27のET・FF FF₂₇のCK端子に入力しそのＱ
出力を前記13ケのET・FF FF₁₄乃至FF₂₆の各
CK端子の前段に挿入した13ケのANDゲート
AND₃₀乃至AND₄₂の一方の入力端に入力すると
共に、もう一方の入力端には前記第１の遅延回路
DL₁の13ケの中間タツプ出力を夫々に一対一に対
応して接続し、該ANDゲートの出力を前記ET・
FF FF₁₄乃至FF₂₆のCK端子に又、該13ケのFFの
Ｄ端子には前記第２のANDゲートAND₂の出力
を夫々共通に入力するよう構成することによつて
得られる前記ANDゲートAND₁₇乃至AND₂₉の出
力を第２の情報パルスのC₁，A₁，A₂，……D₄の
情報解読パルスとして出力するものである。 以上の如く構成した弁別回路の動作を第１図ｂ
に示したタイムチヤート図を参照しつつ詳細に説
明する。 第１図ｂは前記第１図ａに示した回路図の動作
を説明するためのタイムチヤート図であつて、同
図ａ中の各符号を記した部分に於ける波形を示し
たものである。 先づ、第１図ａの第１の遅延回路DL₁の入力端
に３つの情報パネルが若干の時間差をもちオーバ
ーラツプして入力する場合を考える。 今、前記第６図に示した＃１及び＃２の他に若
干遅れて＃３の計３つの情報パルス列が到来する
と前記第１のANDゲートAND₁の出力には第１
図ｂの＃１、＃２及び＃３の３つのブラケツトパ
ルスの和として同図イに示すようなパルスが連続
して出力され、このイのパルスと、該パルスを前
記第２の遅延回路DL₂を介して得た信号ロを更に
インバータINV₁によつて逆論理値とした信号と
の積信号であるAND₃の出力には同図ハに示す如
く前記許容ジツタｄの２倍、即ち本実施例の場合
0.4μs幅のパルスを出力する。この２×ｄ〔μs〕の
パルスは第１のパルス解読回路ブロツト１の
ET・FF FF₁乃至FF₁₃のデータ端子Ｄに共通し
て入力するものでありかつ該ET・FFのクリア端
子CLはパルスイによつて“Ｈ”の状態にあるか
ら前記ハの波形が“Ｈ”となる間のみ該ET・FF
回路のクロツク端子CKにパルスの立ち上がりエ
ツジがあるとそのＱ出力端に“Ｈ”を出力しこれ
はクリア端子CLが“Ｌ”になるまで継続する。 即ち、前記AND₃の出力パルス２×ｄ〔μs〕の
パルスは第１の信号列＃１に属するC₁，A₁，…
……D₄の13ケの情報パルスのみを区分選択する
ためのものであつて前記第２の遅延回路DL₂の遅
延時間設定値によつて決定する。 このようにして、第１の信号＃１のブラケツト
パルスの前縁から許容ジツタ時間のみゲートを開
き、この間に入力する前記第１の遅延回路DL₁の
各中間タツプに順次遅れて出力する信号＃１に属
する信号パルスを第１図ｂトに示すように前記イ
の波形が“Ｈ”にある間継続するが、この信号と
前記波形整形回路WS₁の出力、即ち同図ホの信号
とを入力とする前記AND₄乃至AND₁₆の出力に
は＃１の信号に属するC₁，A₁，……，D₄の13ケ
のパルス位置にパルスが存在する場合これに対応
したANDゲート出力に同図チに示す如くパルス
幅0.45μsのパルスを出力する。この結果オーバー
ラツプして着信する複数の信号のうち時間的に最
初の信号＃１のみを抽出することができる。 又、第２のパルス解読回路ブロツク２のフリツ
プ・フロツプ回路FF₁₄乃至FF₂₆のＤ入力端には
前記第２のANDゲートAND₂の出力が入力され、
前記第１のパルス解読回路ブロツク１のフリツ
プ・フロツプFF₁乃至FF₁₃が非動作状態となると
同時に該第２のパルス解読回路ブロツク２のフリ
ツプ・フロツプFF₁₄乃至FF₂₆を動作可能状態と
し、以後該フリツプ・フロツプ回路のクロツク端
子（CK）に入力するパルスの立ち上がりエツジ
によつてそのＱ出力端に“Ｈ”を出力し、これは
該FFがクリアされるまで継続する。 一方、前記FF₁₄乃至FF₂₆のＱ出力13ケを入力
とする論理和回路ORには少なくともその入力の
いづれか一つに“Ｈ”レベルが入力するとその出
力端に“Ｈ”レベルが生じ、この前縁が次段の波
形整形回路WS₂に入力して0.45μs幅のブラケツト
解読パルスBKT₂を発生すると共に前記論理和回
路ORの出力が第３の遅延回路DL₃によつて許容
ジツタ時間ｄ（＝0.2μs）だけ遅延してゲート制御
用フリツプ・フロツプ回路FF₂₇のクロツク端子
に入力しそのＱ出力が前記ANDゲートAND₃₀乃
至AND₄₂の一方の入力に共通して接続され、該
Ｑ出力が“Ｈ”の間のみ前記ANDゲート13ケを
動作状態にする。 従つてこれらの各部分の動作は第１図ｂのリ乃
至タに示すタイムチヤート図から明らかな如く前
記第２のパルス解読回路ブロツク２はオーバーラ
ツプして入力する情報信号のうち第２番目の信号
＃２に属するC₁，A₁，……D₄の13ケの情報パル
スのいづれか一つの規定のパルス位置より最も進
んだパルスの前縁から許容ジツタ時間ｄ（＝
0.2μs）の期間のみ他の情報パルスの通過を許す
如く動作し、この許容ジツタ時間内に前縁がある
パルスのみを該信号＃２に属する情報パルスとし
て抽出するものである。 従つて、上述の如く＃１乃至＃３の３つのオー
バーラツプする情報パルスのうち先に到来する
＃１及び＃２の２つの信号を夫々独立に弁別する
ことができる。 尚、第３の信号＃３を抽出するためには前記第
２のパルス解読回路ブロツクと同じものをもう１
段設けると共に該ブロツクのフリツプ・フロツプ
回路のＤ端子に前記ブロツク２のゲート制御用フ
リツプ・フロツプFF₂₇のＱ出力を接続すれば同
様にして第３の信号＃３を弁別することができ
る。以下同様にして前記ブロツク２と同一のもの
を多数接続することによつて任意の数の情報信号
の夫々を弁別することができる。 以上説明したように、本発明は基準となるパル
ス、上記例に於いてはF₁及びF₂のブラケツトパ
ルスとの位置関係が所定の相関関係を有するパル
ス列によつて構成する信号が複数オーバーラツプ
して着信する信号の弁別にあたつて前記基準とな
るパルスから許容ジツタ時間のみ順次ゲートを開
いてそのパルス列に属する信号を弁別するもので
あるから、複数のパルス列がオーバーラツプした
場合であつても正確にこれらを識別することがで
きる。 従つて、本発明の実施にあたつては上述の例に
限定する必要はなく、例えば基準とすべきパルス
をF₁又はF₂のいづれか一方のみとしてもよく、
又そのパルスの立ち上がり或は立ち下がりのいづ
れを基準としてもよいことは明らかであろう。 又各回路を構成する各素子に於いても上述の実
施例に限定されることはなく、同様の機能を有す
るものであればどのような素子であつてもよいこ
とは明らかである。 （発明の効果） 本発明は以上説明した如く構成しかつ機能する
ものであつて、従来不可能であつた複数オーバー
ラツプしたパルス信号列の弁別を可能とし、しか
もこれら複数のパルス信号列夫々を分離弁別する
ことができるから、例えばトランスポンダの応答
信号等オーバーラツプして受信することの多い装
置に採用すればその精度を向上するうえで著効を
奏する。

【図面の簡単な説明】

第１図ａ及びｂは本発明に係かるパルス信号弁
別回路の一実施例を示す回路図及びその動作を説
明するタイミング図、第２図は従来のパルス信号
弁別装置の回路図、第３図はトランスポンダのモ
ードＣのパルス信号を示す図、第４図は前記第２
図に示した従来の別弁装置の動作を示すタイミン
グ図、第５図は信号がオーバーラツプした際の不
具合を示すタイミング図である。 １及び２……パルス解読回路ブロツク、DL₁，
DL₂及びDL₃……遅延回路、AND₁乃至AND₄₉…
…論理積回路（ANDゲート）、FF₁乃至FF₂₇……
エツジトリガ、フリツプ・フロツプ回路（ET・
FF）、INV……インバータ回路、WS₁及びWS₂…
…波形整形回路、OR……論理和回路、イ，ロ，
……タ……第２図ｂに示したタイミング図の各波
形の現れる位置を示す符号。

Claims (1)

1. 【特許請求の範囲】 １ トランスポンダの応答信号の如く二つの基準
   パルスの間に該基準パルスと時間的に所定の関連
   をもつたｎ個の情報パルスを配列して成る複数の
   パルス信号の前記基準パルスがオーバーラツプし
   て着信する際に夫々のパルス信号を弁別する方法
   に於いて、 前記二つの基準パルス間隔時間遅延すると共に
   ｎ個の中間出力タツプをもつた第一の遅延回路
   と、前記遅延回路の入出力信号の論理積を求める
   第一の論理積回路と、該論理積回路出力を許容ジ
   ツタの二倍分遅延し且中間出力タツプをもつた第
   二の遅延回路と、該第二の遅延回路の入出力信号
   の論理積を生成する第二の論理積回路と、前記第
   二の遅延回路の入力と該遅延回路の出力を極性反
   転した信号との論理積を生成する第三の論理積回
   路とを含む第一のブロツクと、 前記前記第一の遅延回路の夫々の中間タツプ出
   力と前記第三の論理積回路出力及び前記第一の論
   理積回路の出力とを入力とするｎ個のフリツプフ
   ロツプ回路群と、前記第二の遅延回路の中間タツ
   プ出力によつて規定幅のパルスを生成する波形生
   成回路と、該波形整形回路出力と前記フリツプフ
   ロツプ回路の各々の出力を入力とするｎ個の論理
   積回路群を含む第二のブロツクと、 前記第一の遅延回路の中間タツプ出力夫々を一
   つの入力とする第二のｎ個の論理積回路群と、該
   論理積回路の出力各々と前記第二の論理積回路出
   力と前記第一の論理積回路の出力とを入力とする
   第二のｎ個のフリツプフロツプ回路群と、該ｎ個
   のフリツプフロツプの出力の論理和を出力する論
   理和回路と、該論理和回路出力によつて規定幅の
   パルスを生成する第二の波形整形回路と、該第二
   の波形整形回路の出力と前記第二のｎ個のフリツ
   プフロツプ回路夫々の出力とを入力とする第三の
   ｎ個の論理積回路群と、前記論理和回路出力を許
   容ジツタ分遅延する第三の遅延回路と、該遅延回
   路出力によつて前記第二のｎ個の論理積回路のゲ
   ートを制御するフリツプフロツプ回路を含むブロ
   ツクを所要数具え、前記第二のブロツク及び前記
   所要数のブロツクを順次許容ジツタ時間ずらして
   動作させたことを特徴とするトランスポンダの応
   答信号等のパルス弁別方法。 ２ 前記フリツプフロツプ回路が同等の機能を持
   つたラツチ回路であることを特徴とする特許請求
   の範囲１記載のトランスポンダの応答信号等のパ
   ルス弁別回路。