JPH0454069A - シェーディング補正回路 - Google Patents
シェーディング補正回路Info
- Publication number
- JPH0454069A JPH0454069A JP2163670A JP16367090A JPH0454069A JP H0454069 A JPH0454069 A JP H0454069A JP 2163670 A JP2163670 A JP 2163670A JP 16367090 A JP16367090 A JP 16367090A JP H0454069 A JPH0454069 A JP H0454069A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- line
- signal
- control means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Image Input (AREA)
- Facsimile Image Signal Circuits (AREA)
- Color Image Communication Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、イメージスキャナ、プリンタ、複写機等の画
像機器に用いられるシェーディング補正回路に関し、特
にカラー画像を扱うシェーディング補正回路に関す。
像機器に用いられるシェーディング補正回路に関し、特
にカラー画像を扱うシェーディング補正回路に関す。
従来、２次元で構成されるカラー画像データを扱う画像
処理装置においては、扱われるデータ形式としてイメー
ジスキャナでは線順次データが、プリンタや複写機では
面順次データが多用されている０例えば、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）の３原色に色分解された入力データを
例とす４と、点順次データでは第５図に、線順次データ
では第６図に、面順次データでは第７図に示すようなデ
ータ配列となり、主走査方向に関しては点順次データで
は２ＷＪ素おきに、線順次データ及び面順次データでは
全画素が同色データとなり、また、副走査方向に関して
は点順次データ及び面順次データでは全ラインが、線順
次データでは２ラインおきに同色データとなる。
処理装置においては、扱われるデータ形式としてイメー
ジスキャナでは線順次データが、プリンタや複写機では
面順次データが多用されている０例えば、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）の３原色に色分解された入力データを
例とす４と、点順次データでは第５図に、線順次データ
では第６図に、面順次データでは第７図に示すようなデ
ータ配列となり、主走査方向に関しては点順次データで
は２ＷＪ素おきに、線順次データ及び面順次データでは
全画素が同色データとなり、また、副走査方向に関して
は点順次データ及び面順次データでは全ラインが、線順
次データでは２ラインおきに同色データとなる。
一方、画像機器においては、光源の照度バラツキ、イメ
ージセンサ、カラーフィルタ、レンズ等の感度のバラツ
キを補正するためのソニーディング補正回路が多用され
ているが、カラー画像を汲おうとするとこの様にデータ
形式によりデータの配列が異なっており、この為それぞ
れデータ形式に応して特定のシェーディング補正回路が
構成されている。
ージセンサ、カラーフィルタ、レンズ等の感度のバラツ
キを補正するためのソニーディング補正回路が多用され
ているが、カラー画像を汲おうとするとこの様にデータ
形式によりデータの配列が異なっており、この為それぞ
れデータ形式に応して特定のシェーディング補正回路が
構成されている。
上記のような従来の技術では、シェーディング補正回路
の汎用性が乏しく、データ形式の異なる他の装置との接
続が困難であった。例えば、データ形式として線順次が
多用されるイメージスキャナで用いられるシェーディン
グ補正回路は、面順次データが多用されているプリンタ
や複写機では用いることが出来ず、面順次データの扱え
るシェーディング補正回路を用意しなければならなかっ
た。
の汎用性が乏しく、データ形式の異なる他の装置との接
続が困難であった。例えば、データ形式として線順次が
多用されるイメージスキャナで用いられるシェーディン
グ補正回路は、面順次データが多用されているプリンタ
や複写機では用いることが出来ず、面順次データの扱え
るシェーディング補正回路を用意しなければならなかっ
た。
そこで本発明は複数のデータ形式に対応できるシェーデ
ィング補正回路を提供することを目的とする。
ィング補正回路を提供することを目的とする。
上記の問題点を解決するために、本発明においては、カ
ラー画像データに対してソニーディング補正処理を行う
シェーディング補正回路において、画素に対応し演算に
用いられる白基準データ及び黒基準データを記憶するデ
ータ記憶手段と、データ形式に応し前記データ記憶手段
を指定するアドレス値を制御する制御手段と、前記制御
手段により指定されたアドレス値のもとに格納される前
記データ記憶手段中のデータを用い、入力画素データに
シェーディング処理を施し出力するシェーディング処理
部から成ることを特徴とする。
ラー画像データに対してソニーディング補正処理を行う
シェーディング補正回路において、画素に対応し演算に
用いられる白基準データ及び黒基準データを記憶するデ
ータ記憶手段と、データ形式に応し前記データ記憶手段
を指定するアドレス値を制御する制御手段と、前記制御
手段により指定されたアドレス値のもとに格納される前
記データ記憶手段中のデータを用い、入力画素データに
シェーディング処理を施し出力するシェーディング処理
部から成ることを特徴とする。
上記のような構成によれば、制御手段の基にデータ形式
に応してデータ記憶手段より読み出すデータを選択しデ
ータ形式に関わらずシェーディング処理が可能となる。
に応してデータ記憶手段より読み出すデータを選択しデ
ータ形式に関わらずシェーディング処理が可能となる。
第１図は、本発明のシェーディング補正回路の実施例の
構成ブロック図である。
構成ブロック図である。
制御手段１は、各データ形式間でのデータ配列の違いに
よる演算への影響、例えば、同色データ間の演算時に他
色のデータを用いてしまう等の悪影響をなくすためのも
ので、レジスタ、セレクタカウンタ等で構成され、入力
画像データの形式が点順次データ、ｖＡ順次データ、面
順次データのいずれかを示すデータ形式信号６と、デー
タの有効範囲を示すライン信号５と、入力データと同期
するクロック８を入力することにより、各色のデータ配
列に応し、アドレス９の発生方法を変えて白基準データ
ＲＡＭ２ａ、黒基準データＲＡＭ２ｂへ出力する。
よる演算への影響、例えば、同色データ間の演算時に他
色のデータを用いてしまう等の悪影響をなくすためのも
ので、レジスタ、セレクタカウンタ等で構成され、入力
画像データの形式が点順次データ、ｖＡ順次データ、面
順次データのいずれかを示すデータ形式信号６と、デー
タの有効範囲を示すライン信号５と、入力データと同期
するクロック８を入力することにより、各色のデータ配
列に応し、アドレス９の発生方法を変えて白基準データ
ＲＡＭ２ａ、黒基準データＲＡＭ２ｂへ出力する。
制御手段１を第２図に基づき説明すると、３ライン分の
ライン信号を計数する為のラインカウンタ１０、八人力
、Ｂ入力を有し、セレクト端子に入力される信号に基づ
きいずれかの信号を出力するセレクタ１１、クロックに
同期してアドレスを計数するアドレスカウンタ１２から
構成され、ラインカウンタ１０のカウンタ入力、セレク
タ１１の八人力、アドレスカウンタ１２のエネーブル端
子Ｅにはそれぞれライン信号５が入力されており、セレ
クタ１１のＢ入力には前記ラインカウンタ４０のＱ出力
１３が、またセレクト端子Ｓにはデータ形式信号６が入
力されている。前記アドレスカウンタ１２のリセット端
子Ｒにはセレクタ１１のＹ出力１４が接続され、またク
ロック端子にはクロック８が入力されている。これらの
構成によりアドレスカウンタ４２のリセット信号１４に
ライン信号５と３ライン分のライン信号を１ラインとす
る３ライン信号１３のどちらを用いるかデータ形式信号
６で選択し、白基準データＲＡＭ２ａ、黒基準データＲ
ＡＭ２ ｂのアドレス９を発生させる。
ライン信号を計数する為のラインカウンタ１０、八人力
、Ｂ入力を有し、セレクト端子に入力される信号に基づ
きいずれかの信号を出力するセレクタ１１、クロックに
同期してアドレスを計数するアドレスカウンタ１２から
構成され、ラインカウンタ１０のカウンタ入力、セレク
タ１１の八人力、アドレスカウンタ１２のエネーブル端
子Ｅにはそれぞれライン信号５が入力されており、セレ
クタ１１のＢ入力には前記ラインカウンタ４０のＱ出力
１３が、またセレクト端子Ｓにはデータ形式信号６が入
力されている。前記アドレスカウンタ１２のリセット端
子Ｒにはセレクタ１１のＹ出力１４が接続され、またク
ロック端子にはクロック８が入力されている。これらの
構成によりアドレスカウンタ４２のリセット信号１４に
ライン信号５と３ライン分のライン信号を１ラインとす
る３ライン信号１３のどちらを用いるかデータ形式信号
６で選択し、白基準データＲＡＭ２ａ、黒基準データＲ
ＡＭ２ ｂのアドレス９を発生させる。
点順次データ及び面順次データではアドレス９はライン
信号５をアドレスカウンタ１２のリセット信号１４とし
第３図のようにライン信号がアサートの期間、クロック
の入力に同期してインクリメントされ、ライン信号がネ
ゲートになる毎にリセットされる。Ｍ順次データでは３
ライン信号１３をアドレスカウンタ１２のリセット信号
１４とし第４図のようにライン信号がアサートの期間、
クロックの人力に同期してインクリメントされ、３ライ
ン信号がネゲートになる毎にリセットされる。第２図で
、アドレスカウンタはカウンタで、ラインカウンタ１０
はカウンタとゲートで構成できる。
信号５をアドレスカウンタ１２のリセット信号１４とし
第３図のようにライン信号がアサートの期間、クロック
の入力に同期してインクリメントされ、ライン信号がネ
ゲートになる毎にリセットされる。Ｍ順次データでは３
ライン信号１３をアドレスカウンタ１２のリセット信号
１４とし第４図のようにライン信号がアサートの期間、
クロックの人力に同期してインクリメントされ、３ライ
ン信号がネゲートになる毎にリセットされる。第２図で
、アドレスカウンタはカウンタで、ラインカウンタ１０
はカウンタとゲートで構成できる。
本例ではアドレスカウンタからの出力をそのままデータ
記憶手段のアドレスとして使用しているが、白基準デー
タＲＡＭ２ａ、！！Ａ基準データＲＡＭ２ｂが複数のテ
ーブルデータや複数の記憶素子で構成されている場合に
は、アドレス９の上位ビットを用いて、テーブルデータ
や記憶素子を選択することも可能である。
記憶手段のアドレスとして使用しているが、白基準デー
タＲＡＭ２ａ、！！Ａ基準データＲＡＭ２ｂが複数のテ
ーブルデータや複数の記憶素子で構成されている場合に
は、アドレス９の上位ビットを用いて、テーブルデータ
や記憶素子を選択することも可能である。
白基準データＲＡＭ２ａ及び黒基準データＲＡＭ２ｂは
データ記憶手段に相当し少なくとも１ライン（１ライン
分の画素数×色数×画素のビット長）以上の容量を持ち
、補正データを記憶するＲＡＭである。
データ記憶手段に相当し少なくとも１ライン（１ライン
分の画素数×色数×画素のビット長）以上の容量を持ち
、補正データを記憶するＲＡＭである。
シェーディング補正部３はシェーディング補正を行うた
めの所定の演算を行うための回路であり公知の減算回路
と除算回路により構成できる。以下にシェーディング補
正のための演算式を示す。
めの所定の演算を行うための回路であり公知の減算回路
と除算回路により構成できる。以下にシェーディング補
正のための演算式を示す。
上記の式において、Ｃは規格化定数であり、データ長が
８ピントならば２５６である。またり、、。
８ピントならば２５６である。またり、、。
は入力データ＋ Ｉ）ｏｕｔは出力データ、Ｄ＋＝は
白基準データ、Ｄｍは黒基準データを示す。
白基準データ、Ｄｍは黒基準データを示す。
次に、第１図の動作について説明する。
まず、白基準データ４ａを白基準データＲＡＭ２ａに、
黒基準データ４ｂを黒基準データＲＡＭ２ｂに書き込む
ために、予め、データ形式信号６を制御手段１に入力し
ておき、白基準データＲＡＭ ２ ａを選択し、アドレ
スで指定される番地に白基準データ４ａを書き込む。黒
基準データ４ｂも同様に黒基準データＲＡＭ２ａに書き
込む、この際に制御手段１はデータ形式によりアドレス
の発生方法を変える０点順次データではアドレスカウン
タ１２のリセット信号１４にライン信号５を選択し、第
３図に示すように１ライン毎にアドレスを初期化する。
黒基準データ４ｂを黒基準データＲＡＭ２ｂに書き込む
ために、予め、データ形式信号６を制御手段１に入力し
ておき、白基準データＲＡＭ ２ ａを選択し、アドレ
スで指定される番地に白基準データ４ａを書き込む。黒
基準データ４ｂも同様に黒基準データＲＡＭ２ａに書き
込む、この際に制御手段１はデータ形式によりアドレス
の発生方法を変える０点順次データではアドレスカウン
タ１２のリセット信号１４にライン信号５を選択し、第
３図に示すように１ライン毎にアドレスを初期化する。
線順次データでは３ライン信号１３を選択し、第４図に
示すように３ライン毎にアドレスを初期化する０面順次
データは点順次データと同様に動作する。
示すように３ライン毎にアドレスを初期化する０面順次
データは点順次データと同様に動作する。
上記のように補正データを記憶し、そして、画像データ
が入力されるとデータ形式に応して、制御手段１により
アドレス９が出力され、白基準データＲＡＭ５及び黒基
準データＲＡＭ６から各画素に対応した補正データが読
み出され、画像データの補正演算が行われる。この場合
、アドレス９の発生法は補正データをＲＡＭへ書き込む
時と同様である。
が入力されるとデータ形式に応して、制御手段１により
アドレス９が出力され、白基準データＲＡＭ５及び黒基
準データＲＡＭ６から各画素に対応した補正データが読
み出され、画像データの補正演算が行われる。この場合
、アドレス９の発生法は補正データをＲＡＭへ書き込む
時と同様である。
本発明は、以上説明したように、各データ形式に対し演
算処理を可能とし画像処理装置の汎用性を著しく向上さ
せ、他の装置との接続を容易とした。
算処理を可能とし画像処理装置の汎用性を著しく向上さ
せ、他の装置との接続を容易とした。
第１図は本発明の実施例の構成ブロック図で、第２図は
制御手段１の構成ブロック図で、第３図は本発明の実施
例の点順次データ処理時におけるタイミングチャート、
第４図は本発明の実施例の線順次データ処理時における
タイミングチャート、第５図は点順次データのデータ配
列を示す説明図で、第６図は線順次データのデータ配列
を示す説明図で、第７図は面順次データのデータ配列を
示す説明図である。 １ ・ ・ ２ ａ、 ３ ・ ・ ４ ａ ・ ４ ｂ ・ １０ ・ １１ ・ １２ ・ 艷Ｉ御回路 ｂ・・順序回路 シェーディング補正部 白基準データＲＡＭ 黒基準データＲＡＭ ラインカウンタ セレクタ アドレスカウンタ 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 □主足査方藺 方 同ＲｍＯＧｍｏ Ｂｍｏ Ｒｍ＋ Ｑｎｎ＋ ＆ｎ＋
Ｒｍｚ Ｇｒｎ２ Ｂｒｒ＋２−第Ｓ図 主り丘方向 ＲｍｎＣｖｎｎＢｍ− ＲｍＯＲｒｒ＋＋ Ｒｍｚ Ｒｍ３ ＧｒｎＯＧｒｎ＋ Ｇｍ２ Ｇｍ３ ８ｍ０ Ｂｍ＋ Ｂｍ２Ｂｍｌ ｒｎｎ ｍ ｎ 主人五方勾 疋 盃 万 、 Ｇｏｏ ＧＯＩ ＧＯ２ＧＯ３−−−−ＧｏｎＧｏ
ｏ Ｇｏ ＧＩ２ Ｇ＋３ −−−− Ｇ＋ｎ３２
０ Ｇ２Ｔ Ｇ２２ （７２３−−−−Ｇ２ｎＲｒｒ＋
ｎ Ｒｍｏ Ｒｍ＋ Ｒｍ２ Ｒｍ３ Ｇｍｏ Ｇｍ＋ Ｇｍ２Ｇｍ３ ｍｎ Ｂｏｏ Ｂｏ＋ ＢＯＺ ＆＋３ −−−− Ｂ
ａｎＢ＋□ ＢＩＴ Ｂ１２ ８＋３ −−−−
Ｂ１ｎ８２０ Ｂ２１ Ｂ２２ Ｂ２３ −−−−
ＢｚｎＢｍｏ Ｂｍ＋ Ｂｍ２Ｂｍ３ ８ｍ ｎ 第 図
制御手段１の構成ブロック図で、第３図は本発明の実施
例の点順次データ処理時におけるタイミングチャート、
第４図は本発明の実施例の線順次データ処理時における
タイミングチャート、第５図は点順次データのデータ配
列を示す説明図で、第６図は線順次データのデータ配列
を示す説明図で、第７図は面順次データのデータ配列を
示す説明図である。 １ ・ ・ ２ ａ、 ３ ・ ・ ４ ａ ・ ４ ｂ ・ １０ ・ １１ ・ １２ ・ 艷Ｉ御回路 ｂ・・順序回路 シェーディング補正部 白基準データＲＡＭ 黒基準データＲＡＭ ラインカウンタ セレクタ アドレスカウンタ 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 □主足査方藺 方 同ＲｍＯＧｍｏ Ｂｍｏ Ｒｍ＋ Ｑｎｎ＋ ＆ｎ＋
Ｒｍｚ Ｇｒｎ２ Ｂｒｒ＋２−第Ｓ図 主り丘方向 ＲｍｎＣｖｎｎＢｍ− ＲｍＯＲｒｒ＋＋ Ｒｍｚ Ｒｍ３ ＧｒｎＯＧｒｎ＋ Ｇｍ２ Ｇｍ３ ８ｍ０ Ｂｍ＋ Ｂｍ２Ｂｍｌ ｒｎｎ ｍ ｎ 主人五方勾 疋 盃 万 、 Ｇｏｏ ＧＯＩ ＧＯ２ＧＯ３−−−−ＧｏｎＧｏ
ｏ Ｇｏ ＧＩ２ Ｇ＋３ −−−− Ｇ＋ｎ３２
０ Ｇ２Ｔ Ｇ２２ （７２３−−−−Ｇ２ｎＲｒｒ＋
ｎ Ｒｍｏ Ｒｍ＋ Ｒｍ２ Ｒｍ３ Ｇｍｏ Ｇｍ＋ Ｇｍ２Ｇｍ３ ｍｎ Ｂｏｏ Ｂｏ＋ ＢＯＺ ＆＋３ −−−− Ｂ
ａｎＢ＋□ ＢＩＴ Ｂ１２ ８＋３ −−−−
Ｂ１ｎ８２０ Ｂ２１ Ｂ２２ Ｂ２３ −−−−
ＢｚｎＢｍｏ Ｂｍ＋ Ｂｍ２Ｂｍ３ ８ｍ ｎ 第 図
Claims (1)
- カラー画像データに対してシェーディング補正処理を行
うシェーディング補正回路において、画素に対応し演算
に用いられる白基準データ及び黒基準データを記憶する
データ記憶手段と、データ形式に応じ前記データ記憶手
段を指定するアドレス値を制御する制御手段と、前記制
御手段により指定されたアドレス値のもとに格納される
前記データ記憶手段中のデータを用い、入力画素データ
にシェーディング処理を施し出力するシェーディング処
理部から成ることを特徴とするシェーディング補正回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163670A JPH0454069A (ja) | 1990-06-21 | 1990-06-21 | シェーディング補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163670A JPH0454069A (ja) | 1990-06-21 | 1990-06-21 | シェーディング補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454069A true JPH0454069A (ja) | 1992-02-21 |
Family
ID=15778364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2163670A Pending JPH0454069A (ja) | 1990-06-21 | 1990-06-21 | シェーディング補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454069A (ja) |
-
1990
- 1990-06-21 JP JP2163670A patent/JPH0454069A/ja active Pending
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