JPH0454070A - ２値化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、イメージスキャナ、プリンタ、複写機等の画
像機器に用いられる画像機器に用いられる２値化回路に
関し、特にカラー画像データを扱う２値化回路に関す。

〔従来の技術〕

従来、２次元で構成されるカラー画像データを扱う画像
処理装置においては、扱われるデータ形式としてイメー
ジスキャナでは線順次データが、プリンタや複写機では
面順次データが多用されている。例えば、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）の３原色に色分解された入力データを
例とすると、点順次データでは第３０図に、線順次デー
タでは第３１図に、面順次データでは第３２図に示すよ
うなデータ配列となり、主走査方向に関しては点順次デ
ータでは２画素おきに、線順次データ及び面順次データ
では全画素が同色データとなり、また、副走査方向に関
しては点順次データ及び面順次データでは全ラインが、
線順次データでは２ラインおきに同色データとなる。

一方、画像機器においてはデータを２値化するための２
値化回路が多用されるが、この様にデータ形式によりデ
ータの配列が異なり、この為それぞれデータ形式に応し
て特定の２値化回路が構成されている。

〔発明が解決しようとする課題］ 上記のような従来の技術では、２値化回路の汎用性が乏
しく、データ形式の異なる他の装置との接続が困難であ
った。例えば、データ形式としてｖＡ１頭次が多用され
るイメージスキャナで用いられる２値化回路は、面順次
データが多用されているプリンタや複写機では用いるこ
とが出来ず、面順次データの扱える２値化回路を用意し
なければならなかった。

そこで本発明は複数のデータ形式に対応できる２値化回
路を提供することを目的とする。

〔課題を解決するための手段〕

上記の問題点を解決するために、本発明では、カラー画
像データに対して２（＋！！化処理を行う２値化回路に
おいて、画素に対応し２値化処理に用いられるコンパレ
ートレベルを記憶するデータ記憶手段と、データ形式に
応し前記データ記憶手段に供給するアドレス値を制御す
る制御手段と、前記制御手段にて指定されたアドレス値
のコンパレートレベルを用い、入力画素データに２値化
処理を施し出力する比較手段から成ることを特徴とする
。

〔作用〕

上記のような構成によれば、制御手段の基にデータ形式
に応してデータ記憶手段より読み出すコンパレータレベ
ルを選択し、データ形式に関わらず演算処理が可能とな
る。

〔実施例〕

第１図は本発明の実施例のの構成ブロック図であり、中
間調を作るためのデイザ回路の構成ブロック図である。

制御手段ｌは、各データ形式間でのデータ配列の違いに
よる演算への影響、例えば、同色データ間の演算時に他
色のデータを用いてしまう等の悪影響をなくすためのも
ので、レジスタ、セレクタカウンタ等で構成され、入力
画像データの形式が点順次データ、線順次データ、面順
次データのいずれかを示すデータ形式信号６と、データ
の有効範囲を示すライン信号５と、入力データと同期す
るクロック８を入力することにより、各色のデータ配列
に応し、アドレス９の発生方法を変えてＲＯＭ２へ出力
する。制御手段１は第２図に示すようにアドレスの上位
２ビツト、下位２ビツトを出力する構成となっており、
上位２ビツトを出力する部分は、３ライン分を計数する
ラインカウンタ１０、Ａ入力、Ｂ入力を有し、セレクト
端子に入力される信号に基づきＡ入力、Ｂ入力のいずれ
かの信号を出力するセレクタ１１、クロックに同期して
アドレスを計数する上位アドレスカウンタ１２で構成さ
れ、ラインカウンタ１０のカウンタ入力、セレクタ１１
の六入力、上位アドレスカウンタ１２のエネーブル端子
にはライン信号５が入力されており、セレクタ１１のＢ
入力には前記ラインカウンタ１０のＱ出力が、またセレ
クト端子にはデータ形式信号６が入力されている。前記
上位アドレスカウンタのリセット端子にはセレクタ１１
のＹ出力が接続され、またクロック端子にはクロック８
が入力されている。下位２ビツトを出力する部分は３ク
ロック分を計数するクロックカウンタ２０、六入力、Ｂ
入力を存し、セレクト端子に入力される信号に基づき六
入力、８人力のいずれかの信号を出力するセレクタ２１
、クロックに同期してアドレスを計数する下位アドレス
カウンタ２２で構成され、クロックカウンタ２０のカウ
ンタ入力、セレクタ２１のＡ入力、下位アドレスカウン
タ２２のエネーブル端子にはライン信号５が入力されて
おり、セレクタ２１のＢ入力には前記クロックカウンタ
２０のＱ出力が、またセレクト端子にはデータ形式信号
６が入力されている。

前記下位アドレスカウンタのリセット端子にはセレクタ
２１のＹ出力２４が接続され、またクロック端子にはク
ロック８が入力されている。データ形式信号６により２
ビツトの上位アドレスカウンタ１２及び２ビツトの下位
アドレスカウンタ２２のリセット信号１−４．２４を選
択する。上位アドレスカウンタ１２のリセット信号１４
はライン信号５、もしくは３ライン分のライン信号を１
ラインとする３ライン信号１３のいずれかであり、下位
アドレスカウンタ２２のリセット信号２４はクロック８
、もしくは３クロツクを１クロンクとする３クロック信
号７１のいずれかである。これにより、制御手段１はデ
ータ形式に応しＲＯＭ２にアドレス９を出力する。

ＲＯＭ２は、データ記憶手段に相当しデイザパターンを
記憶するもので例えば、第３図に示す４×４デイザパタ
ーンを、第４図に示すアドレスマツプに従い記憶させた
ものとする。

コンパレータ３は、比較手段に相当しＲＯＭ２の８ビツ
ト出力をコンパレートレベルとし、８ビツトの入力デー
タ７を２値化する。

次に、第１図の動作について説明する。

点順次データの場合、データ形式信号６によりセレクタ
１１でライン信号５と、セレクタ２１で３クロック信号
２３を選択し、第５図に示すように４ラインを周期とし
てアドレス９を発生しＲＯＭ２よりコンパレートレベル
を出力させる。

線順次データの場合、データ形式信号６によりセレクタ
１１で３ライン信号１３と、セレクタ６７でクロック信
号８を選択し、第６図に示すように１２ラインを周期と
してアドレス９を発生しＲＯＭ２５よりコンパレートレ
ベルを出力させる。

面順次データの場合、データ形式信号６によりセレクタ
１１でライン信号５と、セレクタ２１でクロック信号８
を選択し、第２７図に示すように４ラインを周期として
アドレス９を発生しＲＯＭ２よりコンパレートレベルを
出力させる。

上記により得られたコンパレートレベルを用い、人力デ
ータ７を２値化し出力する。

〔発明の効果〕

本発明は、以上説明したように、各データ形式に対し演
算処理を可能とし２値化回路の汎用性を著しく向上させ
、他の装置との接続を容易とした。

【図面の簡単な説明】

第１図は本発明の実施例の構成ブロック図で、第２図は
制御手段１の構成ブロック図で、第３図は本発明の実施
例のデイザ回路に用いたデイザパターンで、第４図はＲ
ＯＭ２のアドレスマツプで、第５図は本発明の実施例の
デイザ回路における点順次データ処理時のタイミングチ
ャートで、第６図は本発明の実施例のデイザ回路におけ
る線順次データ処理時のタイミングチャートで、第７図
は本発明の実施例のデイザ回路における面順次ブタ処理
時のタイミングチャートで、第８図は点順次データのデ
ータ配列を示す説明図で、第９図は線順次データのデー
タ配列を示す説明図で、第１０図は面順次データのデー
タ配列を示す説明図である。 １・・・制御回路 ２　・　・　・　ＲＯＭ ３・・・コンパレータ 以上 出願人　セイコー電子工業株式会社 代理人　弁理士　林　　敬　之　助 第 図 第 図 □主之査万句 方 ｐ　Ｒｍｏ　Ｇｍｏ　Ｂｍｏ　Ｒｍｌ　Ｇｍｌ　Ｂｍｌ
　Ｒｍ２　Ｇｍ２８ｍ２−Ｒｍｎ　Ｇ−０Ｂｍ− 第 図 主Ｌｉｔ旬 Ｒｍｏ　Ｒｍｌ　Ｒｍｚ　ＲＩＴ１３ ｍｎ ＧＩＴｌｏＧＩＴｌＩＧｍ２Ｇｒｎ３ ｍｎ ＢｍＯＢｍｌ　８ｍ２８ｍ３ ｍｎ 第 図

Claims (1)

1. 【特許請求の範囲】 カラー画像データに対して２値化処理を行う２値化回路
   において、 画素に対応し２値化処理に用いられるコンパレートレベ
   ルを記憶するデータ記憶手段と、データ形式に応じ前記
   データ記憶手段に供給するアドレス値を制御する制御手
   段と、前記制御手段にて指定されたアドレス値のコンパ
   レートレベルを用い、入力画素データに２値化処理を施
   し出力する比較手段から成ることを特徴とする画像処理
   装置。