JPH0454515Y2

JPH0454515Y2 -

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Publication number: JPH0454515Y2
Application number: JP24587U
Authority: JP
Priority date: 1987-01-07
Filing date: 1987-01-07
Publication date: 1992-12-21
Also published as: JPS63110934U

Description

【考案の詳細な説明】［考案の技術分野］この考案は電源投入キーを含む各種キーをマト
リクス状に配置したキー入力回路に関する。[Detailed Description of the Invention] [Technical Field of the Invention] This invention relates to a key input circuit in which various keys including a power-on key are arranged in a matrix.

［従来技術とその問題点］電卓などのキー入力回路には、複数のキーをマ
トリクス状に接続したものが用いられている。[Prior art and its problems] A key input circuit for a calculator or the like uses a plurality of keys connected in a matrix.

しかして、従来、この種のキー入力回路として
第４図に示すように構成したものがある。すなわ
ち、このものは入力線Ｌ１，Ｌ２，Ｌ３，Ｌ４に
対して出力線Ｉ１，Ｉ２，Ｉ３，Ｉ４を有してい
る。そして、これら入力線Ｌ１〜Ｌ４と出力線Ｉ
１〜Ｉ４の間に、図示のように電源投入用の
「ON」キーの他に、「×」キー、「÷」キー、
「＋」キー、「−」キーおよび「０」〜「９」キー
を接続している。また、入力線Ｌ１〜Ｌ４にイン
バータINVO１，INVO２，INVO３，INVO４
を接続し、出力線Ｉ１〜Ｉ４にインバータINVI
１，INVI２，INVI３，INVI４を接続している。
そして、これらインバータINVI１，INVI２，
INVI３，INVI４の入力端子にプルアツプ抵抗
RI１，RI２，RI３，RI４を介して電源V_DDを接
続している。ここで、インバータINVO１〜
INVO４、インバータINVI１〜IMVI４にはＣ−
MOSが使用されている。 Conventionally, there is a key input circuit of this type constructed as shown in FIG. That is, this device has output lines I1, I2, I3, and I4 for input lines L1, L2, L3, and L4. These input lines L1 to L4 and output line I
Between 1 and I4, as shown in the figure, in addition to the "ON" key for turning on the power, the "x" key, "÷" key,
The "+" key, "-" key, and "0" to "9" keys are connected. In addition, inverters INVO1, INVO2, INVO3, INVO4 are connected to input lines L1 to L4.
Connect the inverter INVI to the output lines I1 to I4.
1, INVI2, INVI3, INVI4 are connected.
And these inverters INVI1, INVI2,
Pull-up resistor to INVI3 and INVI4 input terminals
Power supply V _DD is connected via RI1, RI2, RI3, and RI4. Here, inverter INVO1~
INVO4, inverter INVI1~IMVI4 have C-
MOS is used.

しかして、このようなキー入力回路では、電源
が投入されるまでのOFF状態において「ON」キ
ー操作を認めるために、入力線Ｌ１に接続される
インバータINVO１のKO１端子を「Ｈ」、他の入
力線Ｌ２〜Ｌ４に接続されるインバータINVO２
〜INVO４のKO２〜KO４端子を「Ｌ」にしてい
る。そして、この状態から「ON」キーを操作す
ると、インバータINVO１の「Ｌ」信号が「ON」
キーを介してキンバータINVI１に与えられ、イ
ンバータINVI１のKI１端子に、「Ｈ」信号がON
信号として出力するようになつている。 However, in such a key input circuit, in order to allow the "ON" key operation in the OFF state until the power is turned on, the KO1 terminal of the inverter INVO1 connected to the input line L1 is set to "H" and the other terminals are set to "H". Inverter INVO2 connected to input lines L2 to L4
~The KO2 to KO4 terminals of INVO4 are set to “L”. Then, when you operate the "ON" key from this state, the "L" signal of inverter INVO1 turns "ON".
The “H” signal is applied to the KI1 terminal of the inverter INVI1 through the key and turns ON.
It is designed to be output as a signal.

ところが、このように構成したキー入力回路に
よると、OFF状態から仮に「９」キー、「６」キ
ー、「×」キーの３個のキーを同時に押し操作し
たような場合、インバータINVO１の「Ｌ」信号
が「９」キー、「６」キー、「×」キーを回り込ん
でインバータINVI１に与えられるようになり、
あたかも「ON」キーを操作したような誤動作を
生じる欠点があつた。また、このOFF状態で、
入力線Ｌ１上の「７」キー、「８」キー、「９」キ
ーのいずれかを操作すると、電圧V_DDからの電流
がプルアツプ抵抗Ｒに２、，RI３，RI４を介して
インバータINVO１側に流れるようになり、無駄
な電力消費を伴う欠点があつた。このことは、出
力線１２上で「９」キーを操作した状態で、「６」
キー、「３」キー、「−」キーのいずれかを操作し
た場合も同様なことが言える。 However, according to the key input circuit configured in this way, if the three keys "9" key, "6" key, and "×" key are pressed simultaneously from the OFF state, the "L" of inverter INVO1 ” signal goes around the “9” key, “6” key, and “×” key and is given to the inverter INVI1,
It had the drawback of causing a malfunction as if the "ON" key had been operated. Also, in this OFF state,
When any of the "7", "8", and "9" keys on the input line L1 is operated, the current from the voltage V _DD flows through the pull-up resistors R2, RI3, and RI4 to the inverter INVO1 side. The problem was that it started to flow, resulting in wasteful power consumption. This means that when the "9" key is operated on the output line 12, the "6"
The same thing can be said when any one of the key, "3" key, and "-" key is operated.

［考案の目的］この考案は上記事情に鑑みてなされたもので、
電源投入キーが操作されるまでの電源オフ状態で
の誤動作を防止できるとともに、消費電力の節減
を図ることができるキー入力回路を提供すること
を目的とする。[Purpose of the invention] This invention was made in view of the above circumstances.
It is an object of the present invention to provide a key input circuit that can prevent malfunctions in a power-off state until a power-on key is operated, and can reduce power consumption.

［考案の要点］この考案にかかるキー入力回路によれば、電源
投入キーを含む各種キーをマトリクス状に配置し
たものにおいて、上記各種キーのうち上記電源投
入キーを除く各キーごとに抵抗素子を設け電源キ
ー以外のキーの同時操作により上記電源投入キー
が接続された出力線に出力される電圧レベルを所
定値に設定するとともに、上記電源投入キーが操
作されるまで該電源投入キーが接続される入力線
および出力線を除く他の入力線および出力線をフ
ローテイング状態に制御するようになつている。[Key points of the invention] According to the key input circuit according to this invention, in a circuit in which various keys including a power-on key are arranged in a matrix, a resistive element is installed for each key among the various keys except the power-on key. Simultaneous operation of keys other than the power supply key sets the voltage level output to the output line connected to the power supply key to a predetermined value, and the power supply key remains connected until the power supply key is operated. The input lines and output lines other than the input line and output line are controlled to be in a floating state.

［考案の実施例］以下、この考案の一実施例を図面にしたがい説
明する。[Embodiment of the invention] An embodiment of the invention will be described below with reference to the drawings.

第１図において、Ｌ１１，Ｌ１２，Ｌ１３は入
力線、Ｉ１１，Ｉ１２，Ｉ１３は出力線である。
そして、入力線Ｌ１１と出力線Ｉ１１の間に電源
投入用の「ON」キーを接続するのを始め、第４
図で述べたと同様に入力線Ｌ１１〜Ｌ１３と出力
線Ｉ１１〜Ｉ１３の間に、「×」キー、「９」キ
ー、「６」キーなどの各種キーを接続している。
この場合、「ON」キーを除く各キーには、夫々
抵抗ｒを直列に接続している。勿論、これら抵抗
ｒは各キーの接点材料を選択することにより持た
せるようにしてもよい。 In FIG. 1, L11, L12, and L13 are input lines, and I11, I12, and I13 are output lines.
Then, I started connecting the "ON" key for powering on between the input line L11 and the output line I11, and the fourth
As described in the figure, various keys such as the "x" key, the "9" key, and the "6" key are connected between the input lines L11 to L13 and the output lines I11 to I13.
In this case, a resistor r is connected in series to each key except the "ON" key. Of course, these resistances r may be provided by selecting the contact material of each key.

入力線Ｌ１１には、インバータINVO１１を接
続している。ここで、インバータINVO１１はＣ
−MOSからなるもので、Ｐチヤンネルに電源V_DD
が接続されるとともに、ＮチヤンネルにGNDが
接続され、KO１端子に入力が与えられるように
なつている。また、入力線Ｌ１２およびＬ１３に
は、３ステートバツフアBF１２，BF１３を接続
している。この場合、バツフアBF１２は、Ｃ−
MOSからなるもので、Ｐチヤンネルに電源V_DDが
接続されるとともに、ＮチヤンネルにGNDが接
続される。また、Ｐチヤンネル側にナンドゲート
NAND１の出力が与えられ、Ｎチヤンネル側に
ノアゲートNOR１の出力が与えられる。そして、
ナンドゲートNAND１には、OFF信号がインバ
ータINV１を介して与えられるとともに、KO２
端子への入力が与えられ、ノアゲートNOR１に
は、OFF信号およびKO２端子への入力が与えら
れる。なお、バツフアBF１３についても上述の
バツフアＢ１２と同様なものからなつている。 An inverter INVO11 is connected to the input line L11. Here, inverter INVO11 is C
-It consists of MOS, and the power supply V _DD is connected to the P channel.
is connected, GND is connected to the N channel, and input is given to the KO1 terminal. Further, 3-state buffers BF12 and BF13 are connected to the input lines L12 and L13. In this case, buffer BF12 is C-
It consists of a MOS, and the power supply V _DD is connected to the P channel and GND is connected to the N channel. Also, there is a NAND gate on the P channel side.
The output of NAND1 is given, and the output of NOR gate NOR1 is given to the N channel side. and,
An OFF signal is given to NAND gate NAND1 via inverter INV1, and KO2
An input to the terminal is given, and an OFF signal and an input to the KO2 terminal are given to the NOR gate NOR1. Incidentally, the buffer BF13 is also made of the same material as the buffer B12 described above.

一方、出力線Ｉ１１には、インバータINVI１
１を接続している。ここで、インバータINVI１
１は上述のインバータINVO１１と同様なものか
らなつている。そして、このインバータINVI１
１の入力端子にプルアツプ抵抗Ｒ１１を介して電
源V_DDが接続される。また、出力線Ｉ１２，Ｉ１
３には、ゲート回路Ｃ２、Ｃ３を接続している。
この場合、ゲート回路Ｃ２はノアゲートNOR２
を有し、このノアゲートNOR１２の一方入力端
子に出力線Ｉ１２を接続するとともに、トランス
フアゲートＧ１を介して電源V_DDを接続し、他方
入力端子にOFF信号が与えられる。また、この
OFF信号はインバータINV２を介して上記トラ
ンスフアゲートＧ１に与えられる。なお、ゲート
回路Ｃ３についても上述のゲート回路Ｃ２と同様
なものからなつている。 On the other hand, the inverter INVI1 is connected to the output line I11.
1 is connected. Here, inverter INVI1
1 consists of something similar to the above-mentioned inverter INVO11. And this inverter INVI1
A power supply V _DD is connected to the input terminal of 1 through a pull-up resistor R11. In addition, output lines I12 and I1
3 are connected to gate circuits C2 and C3.
In this case, the gate circuit C2 is the NOR gate NOR2
An output line I12 is connected to one input terminal of this NOR gate NOR12, and a power supply V _DD is connected via a transfer gate G1, and an OFF signal is applied to the other input terminal. Also, this
The OFF signal is applied to the transfer gate G1 via the inverter INV2. Note that the gate circuit C3 is also made of the same circuit as the above-described gate circuit C2.

次に、このように構成した実施例の動作を説明
する。 Next, the operation of the embodiment configured as described above will be explained.

この場合、「ON」キーが操作されるまでの電
源オフ状態においては「ON」キー操作を認める
ために、入力線Ｌ１１に接続されるインバータ
INVO１１のKO１端子を「Ｈ」、この他の入力線
Ｌ１２〜Ｌ１４に接続されるステートバツフア
BF１２，BF１３のKO２，KO３端子を「Ｌ」
にしている。この状態で、「ON」キーが操作さ
れると、電源V_DD、プルアツプ抵抗Ｒ１１、
「ON」キーを介してインバータINVO１１のＮチ
ヤンネル側のGNDに至る回路が形成される。こ
れにより、出力線Ｉ１１のインバータINV１１
の入力側に「Ｌ」信号が与えられ、該インバータ
INVI１１のKI１端子に、「Ｈ」信号がON信号と
して出力されるようになる。 In this case, in order to allow the "ON" key operation in the power off state until the "ON" key is operated, the inverter connected to the input line L11
Set the KO1 terminal of INVO11 to "H" and the state buffer connected to other input lines L12 to L14.
Set the KO2 and KO3 terminals of BF12 and BF13 to “L”
I have to. In this state, when the "ON" key is operated, the power supply V _DD , pull-up resistor R11,
A circuit is formed that connects to GND on the N-channel side of the inverter INVO11 via the "ON" key. As a result, inverter INV11 of output line I11
An "L" signal is given to the input side of the inverter.
The "H" signal will be output as an ON signal to the KI1 terminal of INVI11.

ところで、このような電源オフ状態で、「ON」
キー以外の「９」キー、「６」キー、「×」キーが
同時に操作されると、電源V_DD、プルアツプ抵抗
Ｒ１１、「×」キー、「６」キー、「９」キーを介
してインバータINVO１１のＮチヤンネル側の
GNDに至る回路が形成され、「ON」キーを操作
したのと等価の回路が構成される。とろこが、こ
れら「×」キー、「６」キー、「９」キーの各キー
は夫々抵抗ｒを直列接続しているので、実際の等
価回路は第２図に示すように各キーごとに抵抗ｒ
が挿入されたものになる。このことから、これら
抵抗ｒの値を適当に選定して、出力線Ｉ１１の電
圧レベル、つまりインバータINV１１の入力電
圧レベルV_AをインバータINV１１の不動作領域、
つまり第３図に示すように入力電圧レベルV_Aを
ローレベル読込み領域Ｖ１Ｌ−GNDおよびハイ
レベル読込み領域V_DD−Ｖ１Ｈの間の不動作領域
に位置するようにすれば、「９」キー、「６」キ
ー、「×」キーの同時操作が原因するインバータ
INVI１１からの「ON」信号の誤発生を確実に
防止することができる。 By the way, in this power off state, if the "ON"
When the "9" key, "6" key, and "x" key other than the key are operated at the same time, _the inverter is INVO11 N channel side
A circuit leading to GND is formed, and a circuit equivalent to operating the "ON" key is constructed. Toroko, each of these "x" key, "6" key, and "9" key has a resistor r connected in series, so the actual equivalent circuit is for each key as shown in Figure 2. resistance r
will be inserted. From this, by appropriately selecting the values of these resistors r, the voltage level of the output line I11, that is, the input voltage level V _A of the inverter INV11, can be adjusted to the non-operating region of the inverter INV11.
In other words, if the input voltage level V _A is located in the non-operating area between the low level reading area V1L-GND and the high level reading area V _DD -V1H as shown in FIG. 6) Inverter caused by simultaneous operation of the "key" and "×" key
Erroneous generation of the "ON" signal from INVI 11 can be reliably prevented.

一方、「ON」キーが操作されるまでのOFF状
態における入力線Ｌ１１およびＬ１２のステート
バツフアBF１２，BF１３では、OFF信号「Ｈ」
がインバータINV１を介してナンドゲート
NAND１に与えられるとともに、ノアゲート
NOR１に与えられる。この場合、KO２および
KO３端子には入力「Ｌ」が与えられている。こ
れにより、ナンドゲートNAND１の出力は「Ｈ」
で、ノアゲートNOR１の出力は「Ｌ」となつて、
Ｃ−MOSはＰチヤンネルおよびＮチエンネルと
もにOFF状態となり、入力線Ｌ１２、Ｌ１３に
対して夫々ハイインピーダンスのフローテイング
状態を呈している。 On the other hand, in the state buffers BF12 and BF13 of the input lines L11 and L12 in the OFF state until the "ON" key is operated, the OFF signal is "H".
is the NAND gate via inverter INV1
As well as being given to NAND1, Noah Gate
Given to NOR1. In this case, KO2 and
Input "L" is given to the KO3 terminal. As a result, the output of NAND gate NAND1 becomes "H"
So, the output of NOR gate NOR1 becomes "L",
Both the P channel and the N channel of the C-MOS are in the OFF state, and exhibit a high impedance floating state with respect to the input lines L12 and L13, respectively.

また、この電源オフ状態における出力線Ｉ１１
およびＩ１２に接続されるゲート回路Ｃ２，Ｃ３
では、OFF信号「Ｈ」インバータINV１２を介
してトランスフアゲートＧ１に与えられ、該ゲー
トＧ１が開放状態にあり、出力線Ｉ１１およびＩ
１２に対してフローデイング状態になつている。 In addition, the output line I11 in this power-off state
and gate circuits C2 and C3 connected to I12
In this case, the OFF signal "H" is applied to the transfer gate G1 via the inverter INV12, and the gate G1 is in an open state, and the output lines I11 and I
12 is in a flooding state.

したがつて、このような電源オフ状態で、「９」
キーが操作されても出力線Ｉ１２がフローデイン
グ状態にあるので、「９」キーを経由してインバ
ータINVO１１に電流が流れることがなくなり、
また、同様に「９」キーを操作状態にして「６」
キーが操作されても入力線Ｌ１２がフローテイン
グ状態にあるので、「６」キー及び「９」キーを
経由してインバータINVO１１に電流が流れるこ
とがなくなり、これらに原因していた無駄な電力
消費を皆無にすることもできる。 Therefore, in such a power off state, "9"
Even if the key is operated, the output line I12 is in a floating state, so no current flows to the inverter INVO11 via the "9" key.
Similarly, set the "9" key to the operating state and press "6".
Since the input line L12 is in a floating state even when a key is operated, current no longer flows to the inverter INVO11 via the "6" key and "9" key, resulting in wasted power consumption caused by these keys. It is also possible to completely eliminate it.

なお、この考案は上記実施例にのみ限定され
ず、要旨を変更しない範囲で適宜変形して実施で
きる。 Note that this invention is not limited to the above-mentioned embodiments, and can be implemented with appropriate modifications within the scope of the invention.

［考案の効果］この考案によれば、電源投入キーが操作される
までの電源オフ状態での誤動作を防止できるとと
もに、消費電力の節減を図ることができるキー入
力回路を提供できる。[Effects of the invention] According to this invention, it is possible to provide a key input circuit that can prevent malfunctions in the power-off state until the power-on key is operated, and can reduce power consumption.

[Brief explanation of the drawing]

第１図はこの考案の一実施例を示す回路構成
図、第２図は同実施例の動作を説明するための等
価回路図、第３図は同実施例の動作を説明するた
めの図、第４図は従来のキー入力回路を説明する
ための図である。Ｌ１１〜Ｌ１３……入力線、Ｉ１１〜Ｉ１３…
…出力線、INVO１１，INVI１１……インバー
タ、Ｃ２，Ｃ３……ゲート回路、BF１２，BF１
３……ステートバツフア、NAND１……ナンド
ゲート、NOR１，NOR２……ノアゲート、Ｇ１
……トランスフアゲート。 FIG. 1 is a circuit configuration diagram showing an embodiment of this invention, FIG. 2 is an equivalent circuit diagram for explaining the operation of the same embodiment, and FIG. 3 is a diagram for explaining the operation of the same embodiment. FIG. 4 is a diagram for explaining a conventional key input circuit. L11-L13...Input line, I11-I13...
...Output line, INVO11, INVI11...Inverter, C2, C3...Gate circuit, BF12, BF1
3...State buffer, NAND1...NAND gate, NOR1, NOR2...Noah gate, G1
...transfer gate.

Claims

[Scope of utility model registration request]

In a key input circuit in which various keys including a power-on key are arranged in a matrix, each of the above-mentioned various keys is provided for each key except the above-mentioned power-on key, and when the keys other than the above-mentioned power-on key are operated simultaneously, an output line is connected. A resistive element that sets the output voltage level to a predetermined value, and other input and output lines other than the input and output lines to which the power-on key is connected are kept in a floating state until the power-on key is operated. A key input circuit comprising a control means for controlling the key input circuit.