JPH0454515Y2 - - Google Patents
Info
- Publication number
- JPH0454515Y2 JPH0454515Y2 JP24587U JP24587U JPH0454515Y2 JP H0454515 Y2 JPH0454515 Y2 JP H0454515Y2 JP 24587 U JP24587 U JP 24587U JP 24587 U JP24587 U JP 24587U JP H0454515 Y2 JPH0454515 Y2 JP H0454515Y2
- Authority
- JP
- Japan
- Prior art keywords
- key
- input
- inverter
- power
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000011159 matrix material Substances 0.000 claims description 4
- 239000000872 buffer Substances 0.000 description 7
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 5
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 5
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 5
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 5
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
- Calculators And Similar Devices (AREA)
- Input From Keyboards Or The Like (AREA)
Description
【考案の詳細な説明】
［考案の技術分野］
この考案は電源投入キーを含む各種キーをマト
リクス状に配置したキー入力回路に関する。
リクス状に配置したキー入力回路に関する。
［従来技術とその問題点］
電卓などのキー入力回路には、複数のキーをマ
トリクス状に接続したものが用いられている。
トリクス状に接続したものが用いられている。
しかして、従来、この種のキー入力回路として
第４図に示すように構成したものがある。すなわ
ち、このものは入力線Ｌ１，Ｌ２，Ｌ３，Ｌ４に
対して出力線Ｉ１，Ｉ２，Ｉ３，Ｉ４を有してい
る。そして、これら入力線Ｌ１〜Ｌ４と出力線Ｉ
１〜Ｉ４の間に、図示のように電源投入用の
「ON」キーの他に、「×」キー、「÷」キー、
「＋」キー、「−」キーおよび「０」〜「９」キー
を接続している。また、入力線Ｌ１〜Ｌ４にイン
バータINVO１，INVO２，INVO３，INVO４
を接続し、出力線Ｉ１〜Ｉ４にインバータINVI
１，INVI２，INVI３，INVI４を接続している。
そして、これらインバータINVI１，INVI２，
INVI３，INVI４の入力端子にプルアツプ抵抗
RI１，RI２，RI３，RI４を介して電源VDDを接
続している。ここで、インバータINVO１〜
INVO４、インバータINVI１〜IMVI４にはＣ−
MOSが使用されている。
第４図に示すように構成したものがある。すなわ
ち、このものは入力線Ｌ１，Ｌ２，Ｌ３，Ｌ４に
対して出力線Ｉ１，Ｉ２，Ｉ３，Ｉ４を有してい
る。そして、これら入力線Ｌ１〜Ｌ４と出力線Ｉ
１〜Ｉ４の間に、図示のように電源投入用の
「ON」キーの他に、「×」キー、「÷」キー、
「＋」キー、「−」キーおよび「０」〜「９」キー
を接続している。また、入力線Ｌ１〜Ｌ４にイン
バータINVO１，INVO２，INVO３，INVO４
を接続し、出力線Ｉ１〜Ｉ４にインバータINVI
１，INVI２，INVI３，INVI４を接続している。
そして、これらインバータINVI１，INVI２，
INVI３，INVI４の入力端子にプルアツプ抵抗
RI１，RI２，RI３，RI４を介して電源VDDを接
続している。ここで、インバータINVO１〜
INVO４、インバータINVI１〜IMVI４にはＣ−
MOSが使用されている。
しかして、このようなキー入力回路では、電源
が投入されるまでのOFF状態において「ON」キ
ー操作を認めるために、入力線Ｌ１に接続される
インバータINVO１のKO１端子を「Ｈ」、他の入
力線Ｌ２〜Ｌ４に接続されるインバータINVO２
〜INVO４のKO２〜KO４端子を「Ｌ」にしてい
る。そして、この状態から「ON」キーを操作す
ると、インバータINVO１の「Ｌ」信号が「ON」
キーを介してキンバータINVI１に与えられ、イ
ンバータINVI１のKI１端子に、「Ｈ」信号がON
信号として出力するようになつている。
が投入されるまでのOFF状態において「ON」キ
ー操作を認めるために、入力線Ｌ１に接続される
インバータINVO１のKO１端子を「Ｈ」、他の入
力線Ｌ２〜Ｌ４に接続されるインバータINVO２
〜INVO４のKO２〜KO４端子を「Ｌ」にしてい
る。そして、この状態から「ON」キーを操作す
ると、インバータINVO１の「Ｌ」信号が「ON」
キーを介してキンバータINVI１に与えられ、イ
ンバータINVI１のKI１端子に、「Ｈ」信号がON
信号として出力するようになつている。
ところが、このように構成したキー入力回路に
よると、OFF状態から仮に「９」キー、「６」キ
ー、「×」キーの３個のキーを同時に押し操作し
たような場合、インバータINVO１の「Ｌ」信号
が「９」キー、「６」キー、「×」キーを回り込ん
でインバータINVI１に与えられるようになり、
あたかも「ON」キーを操作したような誤動作を
生じる欠点があつた。また、このOFF状態で、
入力線Ｌ１上の「７」キー、「８」キー、「９」キ
ーのいずれかを操作すると、電圧VDDからの電流
がプルアツプ抵抗Ｒに２、，RI３，RI４を介して
インバータINVO１側に流れるようになり、無駄
な電力消費を伴う欠点があつた。このことは、出
力線１２上で「９」キーを操作した状態で、「６」
キー、「３」キー、「−」キーのいずれかを操作し
た場合も同様なことが言える。
よると、OFF状態から仮に「９」キー、「６」キ
ー、「×」キーの３個のキーを同時に押し操作し
たような場合、インバータINVO１の「Ｌ」信号
が「９」キー、「６」キー、「×」キーを回り込ん
でインバータINVI１に与えられるようになり、
あたかも「ON」キーを操作したような誤動作を
生じる欠点があつた。また、このOFF状態で、
入力線Ｌ１上の「７」キー、「８」キー、「９」キ
ーのいずれかを操作すると、電圧VDDからの電流
がプルアツプ抵抗Ｒに２、，RI３，RI４を介して
インバータINVO１側に流れるようになり、無駄
な電力消費を伴う欠点があつた。このことは、出
力線１２上で「９」キーを操作した状態で、「６」
キー、「３」キー、「−」キーのいずれかを操作し
た場合も同様なことが言える。
［考案の目的］
この考案は上記事情に鑑みてなされたもので、
電源投入キーが操作されるまでの電源オフ状態で
の誤動作を防止できるとともに、消費電力の節減
を図ることができるキー入力回路を提供すること
を目的とする。
電源投入キーが操作されるまでの電源オフ状態で
の誤動作を防止できるとともに、消費電力の節減
を図ることができるキー入力回路を提供すること
を目的とする。
［考案の要点］
この考案にかかるキー入力回路によれば、電源
投入キーを含む各種キーをマトリクス状に配置し
たものにおいて、上記各種キーのうち上記電源投
入キーを除く各キーごとに抵抗素子を設け電源キ
ー以外のキーの同時操作により上記電源投入キー
が接続された出力線に出力される電圧レベルを所
定値に設定するとともに、上記電源投入キーが操
作されるまで該電源投入キーが接続される入力線
および出力線を除く他の入力線および出力線をフ
ローテイング状態に制御するようになつている。
投入キーを含む各種キーをマトリクス状に配置し
たものにおいて、上記各種キーのうち上記電源投
入キーを除く各キーごとに抵抗素子を設け電源キ
ー以外のキーの同時操作により上記電源投入キー
が接続された出力線に出力される電圧レベルを所
定値に設定するとともに、上記電源投入キーが操
作されるまで該電源投入キーが接続される入力線
および出力線を除く他の入力線および出力線をフ
ローテイング状態に制御するようになつている。
［考案の実施例］
以下、この考案の一実施例を図面にしたがい説
明する。
明する。
第１図において、Ｌ１１，Ｌ１２，Ｌ１３は入
力線、Ｉ１１，Ｉ１２，Ｉ１３は出力線である。
そして、入力線Ｌ１１と出力線Ｉ１１の間に電源
投入用の「ON」キーを接続するのを始め、第４
図で述べたと同様に入力線Ｌ１１〜Ｌ１３と出力
線Ｉ１１〜Ｉ１３の間に、「×」キー、「９」キ
ー、「６」キーなどの各種キーを接続している。
この場合、「ON」キーを除く各キーには、夫々
抵抗ｒを直列に接続している。勿論、これら抵抗
ｒは各キーの接点材料を選択することにより持た
せるようにしてもよい。
力線、Ｉ１１，Ｉ１２，Ｉ１３は出力線である。
そして、入力線Ｌ１１と出力線Ｉ１１の間に電源
投入用の「ON」キーを接続するのを始め、第４
図で述べたと同様に入力線Ｌ１１〜Ｌ１３と出力
線Ｉ１１〜Ｉ１３の間に、「×」キー、「９」キ
ー、「６」キーなどの各種キーを接続している。
この場合、「ON」キーを除く各キーには、夫々
抵抗ｒを直列に接続している。勿論、これら抵抗
ｒは各キーの接点材料を選択することにより持た
せるようにしてもよい。
入力線Ｌ１１には、インバータINVO１１を接
続している。ここで、インバータINVO１１はＣ
−MOSからなるもので、Ｐチヤンネルに電源VDD
が接続されるとともに、ＮチヤンネルにGNDが
接続され、KO１端子に入力が与えられるように
なつている。また、入力線Ｌ１２およびＬ１３に
は、３ステートバツフアBF１２，BF１３を接続
している。この場合、バツフアBF１２は、Ｃ−
MOSからなるもので、Ｐチヤンネルに電源VDDが
接続されるとともに、ＮチヤンネルにGNDが接
続される。また、Ｐチヤンネル側にナンドゲート
NAND１の出力が与えられ、Ｎチヤンネル側に
ノアゲートNOR１の出力が与えられる。そして、
ナンドゲートNAND１には、OFF信号がインバ
ータINV１を介して与えられるとともに、KO２
端子への入力が与えられ、ノアゲートNOR１に
は、OFF信号およびKO２端子への入力が与えら
れる。なお、バツフアBF１３についても上述の
バツフアＢ１２と同様なものからなつている。
続している。ここで、インバータINVO１１はＣ
−MOSからなるもので、Ｐチヤンネルに電源VDD
が接続されるとともに、ＮチヤンネルにGNDが
接続され、KO１端子に入力が与えられるように
なつている。また、入力線Ｌ１２およびＬ１３に
は、３ステートバツフアBF１２，BF１３を接続
している。この場合、バツフアBF１２は、Ｃ−
MOSからなるもので、Ｐチヤンネルに電源VDDが
接続されるとともに、ＮチヤンネルにGNDが接
続される。また、Ｐチヤンネル側にナンドゲート
NAND１の出力が与えられ、Ｎチヤンネル側に
ノアゲートNOR１の出力が与えられる。そして、
ナンドゲートNAND１には、OFF信号がインバ
ータINV１を介して与えられるとともに、KO２
端子への入力が与えられ、ノアゲートNOR１に
は、OFF信号およびKO２端子への入力が与えら
れる。なお、バツフアBF１３についても上述の
バツフアＢ１２と同様なものからなつている。
一方、出力線Ｉ１１には、インバータINVI１
１を接続している。ここで、インバータINVI１
１は上述のインバータINVO１１と同様なものか
らなつている。そして、このインバータINVI１
１の入力端子にプルアツプ抵抗Ｒ１１を介して電
源VDDが接続される。また、出力線Ｉ１２，Ｉ１
３には、ゲート回路Ｃ２、Ｃ３を接続している。
この場合、ゲート回路Ｃ２はノアゲートNOR２
を有し、このノアゲートNOR１２の一方入力端
子に出力線Ｉ１２を接続するとともに、トランス
フアゲートＧ１を介して電源VDDを接続し、他方
入力端子にOFF信号が与えられる。また、この
OFF信号はインバータINV２を介して上記トラ
ンスフアゲートＧ１に与えられる。なお、ゲート
回路Ｃ３についても上述のゲート回路Ｃ２と同様
なものからなつている。
１を接続している。ここで、インバータINVI１
１は上述のインバータINVO１１と同様なものか
らなつている。そして、このインバータINVI１
１の入力端子にプルアツプ抵抗Ｒ１１を介して電
源VDDが接続される。また、出力線Ｉ１２，Ｉ１
３には、ゲート回路Ｃ２、Ｃ３を接続している。
この場合、ゲート回路Ｃ２はノアゲートNOR２
を有し、このノアゲートNOR１２の一方入力端
子に出力線Ｉ１２を接続するとともに、トランス
フアゲートＧ１を介して電源VDDを接続し、他方
入力端子にOFF信号が与えられる。また、この
OFF信号はインバータINV２を介して上記トラ
ンスフアゲートＧ１に与えられる。なお、ゲート
回路Ｃ３についても上述のゲート回路Ｃ２と同様
なものからなつている。
次に、このように構成した実施例の動作を説明
する。
する。
この場合、「ON」キーが操作されるまでの電
源オフ状態においては「ON」キー操作を認める
ために、入力線Ｌ１１に接続されるインバータ
INVO１１のKO１端子を「Ｈ」、この他の入力線
Ｌ１２〜Ｌ１４に接続されるステートバツフア
BF１２，BF１３のKO２，KO３端子を「Ｌ」
にしている。この状態で、「ON」キーが操作さ
れると、電源VDD、プルアツプ抵抗Ｒ１１、
「ON」キーを介してインバータINVO１１のＮチ
ヤンネル側のGNDに至る回路が形成される。こ
れにより、出力線Ｉ１１のインバータINV１１
の入力側に「Ｌ」信号が与えられ、該インバータ
INVI１１のKI１端子に、「Ｈ」信号がON信号と
して出力されるようになる。
源オフ状態においては「ON」キー操作を認める
ために、入力線Ｌ１１に接続されるインバータ
INVO１１のKO１端子を「Ｈ」、この他の入力線
Ｌ１２〜Ｌ１４に接続されるステートバツフア
BF１２，BF１３のKO２，KO３端子を「Ｌ」
にしている。この状態で、「ON」キーが操作さ
れると、電源VDD、プルアツプ抵抗Ｒ１１、
「ON」キーを介してインバータINVO１１のＮチ
ヤンネル側のGNDに至る回路が形成される。こ
れにより、出力線Ｉ１１のインバータINV１１
の入力側に「Ｌ」信号が与えられ、該インバータ
INVI１１のKI１端子に、「Ｈ」信号がON信号と
して出力されるようになる。
ところで、このような電源オフ状態で、「ON」
キー以外の「９」キー、「６」キー、「×」キーが
同時に操作されると、電源VDD、プルアツプ抵抗
Ｒ１１、「×」キー、「６」キー、「９」キーを介
してインバータINVO１１のＮチヤンネル側の
GNDに至る回路が形成され、「ON」キーを操作
したのと等価の回路が構成される。とろこが、こ
れら「×」キー、「６」キー、「９」キーの各キー
は夫々抵抗ｒを直列接続しているので、実際の等
価回路は第２図に示すように各キーごとに抵抗ｒ
が挿入されたものになる。このことから、これら
抵抗ｒの値を適当に選定して、出力線Ｉ１１の電
圧レベル、つまりインバータINV１１の入力電
圧レベルVAをインバータINV１１の不動作領域、
つまり第３図に示すように入力電圧レベルVAを
ローレベル読込み領域Ｖ１Ｌ−GNDおよびハイ
レベル読込み領域VDD−Ｖ１Ｈの間の不動作領域
に位置するようにすれば、「９」キー、「６」キ
ー、「×」キーの同時操作が原因するインバータ
INVI１１からの「ON」信号の誤発生を確実に
防止することができる。
キー以外の「９」キー、「６」キー、「×」キーが
同時に操作されると、電源VDD、プルアツプ抵抗
Ｒ１１、「×」キー、「６」キー、「９」キーを介
してインバータINVO１１のＮチヤンネル側の
GNDに至る回路が形成され、「ON」キーを操作
したのと等価の回路が構成される。とろこが、こ
れら「×」キー、「６」キー、「９」キーの各キー
は夫々抵抗ｒを直列接続しているので、実際の等
価回路は第２図に示すように各キーごとに抵抗ｒ
が挿入されたものになる。このことから、これら
抵抗ｒの値を適当に選定して、出力線Ｉ１１の電
圧レベル、つまりインバータINV１１の入力電
圧レベルVAをインバータINV１１の不動作領域、
つまり第３図に示すように入力電圧レベルVAを
ローレベル読込み領域Ｖ１Ｌ−GNDおよびハイ
レベル読込み領域VDD−Ｖ１Ｈの間の不動作領域
に位置するようにすれば、「９」キー、「６」キ
ー、「×」キーの同時操作が原因するインバータ
INVI１１からの「ON」信号の誤発生を確実に
防止することができる。
一方、「ON」キーが操作されるまでのOFF状
態における入力線Ｌ１１およびＬ１２のステート
バツフアBF１２，BF１３では、OFF信号「Ｈ」
がインバータINV１を介してナンドゲート
NAND１に与えられるとともに、ノアゲート
NOR１に与えられる。この場合、KO２および
KO３端子には入力「Ｌ」が与えられている。こ
れにより、ナンドゲートNAND１の出力は「Ｈ」
で、ノアゲートNOR１の出力は「Ｌ」となつて、
Ｃ−MOSはＰチヤンネルおよびＮチエンネルと
もにOFF状態となり、入力線Ｌ１２、Ｌ１３に
対して夫々ハイインピーダンスのフローテイング
状態を呈している。
態における入力線Ｌ１１およびＬ１２のステート
バツフアBF１２，BF１３では、OFF信号「Ｈ」
がインバータINV１を介してナンドゲート
NAND１に与えられるとともに、ノアゲート
NOR１に与えられる。この場合、KO２および
KO３端子には入力「Ｌ」が与えられている。こ
れにより、ナンドゲートNAND１の出力は「Ｈ」
で、ノアゲートNOR１の出力は「Ｌ」となつて、
Ｃ−MOSはＰチヤンネルおよびＮチエンネルと
もにOFF状態となり、入力線Ｌ１２、Ｌ１３に
対して夫々ハイインピーダンスのフローテイング
状態を呈している。
また、この電源オフ状態における出力線Ｉ１１
およびＩ１２に接続されるゲート回路Ｃ２，Ｃ３
では、OFF信号「Ｈ」インバータINV１２を介
してトランスフアゲートＧ１に与えられ、該ゲー
トＧ１が開放状態にあり、出力線Ｉ１１およびＩ
１２に対してフローデイング状態になつている。
およびＩ１２に接続されるゲート回路Ｃ２，Ｃ３
では、OFF信号「Ｈ」インバータINV１２を介
してトランスフアゲートＧ１に与えられ、該ゲー
トＧ１が開放状態にあり、出力線Ｉ１１およびＩ
１２に対してフローデイング状態になつている。
したがつて、このような電源オフ状態で、「９」
キーが操作されても出力線Ｉ１２がフローデイン
グ状態にあるので、「９」キーを経由してインバ
ータINVO１１に電流が流れることがなくなり、
また、同様に「９」キーを操作状態にして「６」
キーが操作されても入力線Ｌ１２がフローテイン
グ状態にあるので、「６」キー及び「９」キーを
経由してインバータINVO１１に電流が流れるこ
とがなくなり、これらに原因していた無駄な電力
消費を皆無にすることもできる。
キーが操作されても出力線Ｉ１２がフローデイン
グ状態にあるので、「９」キーを経由してインバ
ータINVO１１に電流が流れることがなくなり、
また、同様に「９」キーを操作状態にして「６」
キーが操作されても入力線Ｌ１２がフローテイン
グ状態にあるので、「６」キー及び「９」キーを
経由してインバータINVO１１に電流が流れるこ
とがなくなり、これらに原因していた無駄な電力
消費を皆無にすることもできる。
なお、この考案は上記実施例にのみ限定され
ず、要旨を変更しない範囲で適宜変形して実施で
きる。
ず、要旨を変更しない範囲で適宜変形して実施で
きる。
［考案の効果］
この考案によれば、電源投入キーが操作される
までの電源オフ状態での誤動作を防止できるとと
もに、消費電力の節減を図ることができるキー入
力回路を提供できる。
までの電源オフ状態での誤動作を防止できるとと
もに、消費電力の節減を図ることができるキー入
力回路を提供できる。
第１図はこの考案の一実施例を示す回路構成
図、第２図は同実施例の動作を説明するための等
価回路図、第３図は同実施例の動作を説明するた
めの図、第４図は従来のキー入力回路を説明する
ための図である。 Ｌ１１〜Ｌ１３……入力線、Ｉ１１〜Ｉ１３…
…出力線、INVO１１，INVI１１……インバー
タ、Ｃ２，Ｃ３……ゲート回路、BF１２，BF１
３……ステートバツフア、NAND１……ナンド
ゲート、NOR１，NOR２……ノアゲート、Ｇ１
……トランスフアゲート。
図、第２図は同実施例の動作を説明するための等
価回路図、第３図は同実施例の動作を説明するた
めの図、第４図は従来のキー入力回路を説明する
ための図である。 Ｌ１１〜Ｌ１３……入力線、Ｉ１１〜Ｉ１３…
…出力線、INVO１１，INVI１１……インバー
タ、Ｃ２，Ｃ３……ゲート回路、BF１２，BF１
３……ステートバツフア、NAND１……ナンド
ゲート、NOR１，NOR２……ノアゲート、Ｇ１
……トランスフアゲート。
Claims (1)
- 電源投入キーを含む各種キーをマトリクス状に
配置したキー入力回路において、上記各種キーの
うち上記電源投入キーを除く各キーごとに設けら
れ且つ上記電源投入キー以外のキーの同時操作に
より出力線に出力される電圧レベルを所定値に設
定する抵抗素子と、上記電源投入キーが接続され
る入力線および出力線を除く他の入力線および出
力線を上記電源投入キーが操作されるまでフロー
テイング状態に制御する制御手段とを具備するこ
とを特徴とするキー入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24587U JPH0454515Y2 (ja) | 1987-01-07 | 1987-01-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24587U JPH0454515Y2 (ja) | 1987-01-07 | 1987-01-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63110934U JPS63110934U (ja) | 1988-07-16 |
| JPH0454515Y2 true JPH0454515Y2 (ja) | 1992-12-21 |
Family
ID=30777040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24587U Expired JPH0454515Y2 (ja) | 1987-01-07 | 1987-01-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454515Y2 (ja) |
-
1987
- 1987-01-07 JP JP24587U patent/JPH0454515Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63110934U (ja) | 1988-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4680487A (en) | Input/output port including auxiliary low-power transistors | |
| JP4454060B2 (ja) | スタティックｒａｍ | |
| JPH0241838B2 (ja) | ||
| US5450356A (en) | Programmable pull-up buffer | |
| JPH0346268A (ja) | 半導体装置のｃｍｏｓ型入力バッファ回路 | |
| JPH0454515Y2 (ja) | ||
| US4857775A (en) | Logic integrated circuit device selecting as outputs any two of two inputs and two logical combinations of the inputs | |
| JP2669133B2 (ja) | 半導体記憶装置 | |
| US4488266A (en) | Low-power address decoder | |
| JP2760851B2 (ja) | センスアンプ回路 | |
| JPS5941205B2 (ja) | 電子回路 | |
| JPH04216398A (ja) | メモリ素子の低消費電力リダンダンシー回路 | |
| JPH07325780A (ja) | マイコンの入出力回路 | |
| US6230275B1 (en) | Circuit for powering down unused configuration bits to minimize power consumption | |
| JPH04278291A (ja) | メモリセル回路 | |
| JPH05274257A (ja) | マイクロコンピュータ | |
| JPH0449706Y2 (ja) | ||
| JPH0373477B2 (ja) | ||
| KR0157956B1 (ko) | 출력 버퍼회로 | |
| JP3841573B2 (ja) | トランジスタ回路 | |
| JP2674875B2 (ja) | マイクロコンピュータ | |
| KR20000033689A (ko) | 휴대용 장치의 버퍼회로 | |
| JPH025613A (ja) | スリーステート出力回路 | |
| JPS5845046B2 (ja) | メモリデバイス選択回路 | |
| JPS63122321A (ja) | アナログ出力回路 |