JPH0454636A - プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は命令を解読して実行するプロセッサに関し、例
えばシングルチップマイクロコンピュータに適用して有
効な技術に関する。

〔従来の技術〕

プロセッサは、命令のブリフェッチを行う命令ブリフェ
ッチユニット、命令をデコードする命令デコードユニッ
ト、この命令デコード結果に従って命令を実行する実行
ユニットなどを含む、このようなプロセッサにおいては
、基本命令レベルの高速実行を可能とするため各種のキ
ャッシュメモリを内蔵し、高度なパイプライン処理を実
行可能としたものがある。また専用のハードウェア（エ
ミュレータ）を使用しなくてもユーザプログラムのデバ
ッグを可能とする機能としてセルフデバッグ機能を備え
たプロセッサも存在する。このセルフデバッグ機能とし
て、命令オペランドブレークやステップトレースを挙げ
ることができ、それらはプロセッサステータスワード中
のビットをセットすることにより使用可能とされる。

尚、このようなプロセッサについて記載された文献の例
としては、昭和６３年６月に日立製作所より発行された
ｒＨ３２／２００　　オペレーションアーキテクチャマ
ニュアル（第３版）」がある。

〔発明が解決しようとする課題〕

しかしながら従来のプロセッサについて本発明者が検討
したところによれば、以下のような問題点のあることが
見い出された。

すなわち、セルフデバッグ機能を用いたデバッグにおい
て、プログラムミスによって命令実行が無限ループとな
ってしまう場合があり、この無限ループからの脱出が困
難とされる。

またセルフデバッグ機能のステップトレースでは一命令
実行毎に必ずデバッグ例外処理が行われるようになって
いるため、リアルタイム性が重要とされる。ユーザシス
テムやそのプログラムのデバッグを行うのに従来のセル
フデバッグ機能は不適切とされる。リアルタイム性を向
上させるため所望命令についてのみトレースを行うよう
にすることもできるが、それを可能とするには、ユーザ
プログラムの命令置換えをを行わなければならないなど
の不便を伴う。尚、リアルタイム性を向上させるのにセ
ルフデバッグにおいて専用ハードウェアを使用すること
が考えられるが、ＣＰＵ　（中央処理装置）の高速化や
キャッシュメモリを内蔵するなど高機能化されたものに
おいては、専用ハードウェアを持つデバッガの開発が困
難となっているのが実情である。

更に、セルフデバッグ機能の命令オペランドブレークに
よれば、ブレークポイント設定用レジスタの規模に限り
があることから、設定可能なブレークポイント数に限界
があり、規模の大きなプログラムのデバッグには使用し
難いものとされる。

このように従来のプロセッサにおいては、ユーザプログ
ラムによってはセルフデバッグ機能が使い難い場合があ
り、ソフトウェア開発のためのデバッグの効率を必ずし
も向上し得るものではないことが、本発明者によって明
らかにされた。

本発明の目的は、ソフトウェア開発のためのデバッグの
効率向上を図ることができる技術を提供することにある
。

本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、特定命令の解読結果に対する処理ルーチンを
第１の処理とそれとは異なる第２の処理とのいずれかと
する選択手段と、この選択手段に選択情報を与える指示
手段若しくは外部からこの選択手段への選択情報の供給
を可能とする外部端子とを設けてプロセッサを構成する
ものである。

ここで上記第１の処理を非デバッグ処理とし、上記第２
の処理をデバッグ処理とすることができる。

また、上記特定命令をジャンプ命令とすることができ、
かかる場合に当該ジャンプ命令によって指定されたジャ
ンプ先から少なくとも更に１ネストレベル先の処理ルー
チンを上記デバッグ処理とすることができる。そしてま
た、マイクロ命令アドレスを指定するマイクロアドレス
シーケンサを上記選択手段とすることができる。

〔作　用〕

上記した手段によれば、上記指示手段により若しくは外
部端子を介して外部より与えられた選択情報に基づいて
、特定命令の解読結果に対する処理ルーチンとして第１
の処理とそれとは異なる第２の処理とのいずれかが選択
可能とされる。このことが、プログラムミスによる命令
実行の無限ル−プからの脱出を容易とする。また、命令
毎にデバッグ例外を発生させるものではなく特定命令に
ついての処理ルーチンの選択的切換えによりデバッグ例
外を発生させるようにすることは、デバッグのリアルタ
イム性を向上させ、更にブレークポイント設定用レジス
タへのブレークポイントの設定を不要としてデバッグ効
率を向上させる。

〔実　施　例〕

第２図には本発明の一実施例であるマイクロコンピュー
タが示される。同図に示されるマイクロコンピュータは
、特に制限されないが、公知の半導体集積回路製造技術
により単結晶シリコンなどの一つの半導体基板に形成さ
れる。

命令ブリフェッチユニット２は、命令キャッシュメモリ
を内蔵し、命令の実行とは独立して命令のブリフェッチ
を行う。命令キャッシュにヒツトした場合には外部メモ
リへのアクセスは行われない。また分岐命令の高速化の
ため、特に制限されないが、４本の分岐ウィンドウが形
成され、これにヒツトした場合には分岐先命令のフェッ
チが簡略化される。また、外部データ／アドレスバスに
結合された入出力制御ユニット１３は、命令やオペラン
ドの出力を制御し、命令デコートユニット５は、フェッ
チされた命令のデコード（解読）を行う。このデコード
結果は、後段の制御ユニット６に渡され、実行ユニット
８が制御される。これによって、フェッチされたオペラ
ンドの処理が行われる。処理されたオペランドは再び入
出力制御ユニット１３に転送され、外部メモリにストア
される。また外部メモリへのアクセスはメモリ管理ユニ
ット１１による保護条件のチエツクと、アドレス変換を
経て行われる。これは命令実行処理と並行して行われる
ため、性能のオーバヘッドは生じない。

第１図には、第２図に示されるマイクロコンピュータの
主要部の更に詳細な構成が示される。

命令デコードユニット５は、上記入出力制御ユニット１
３から転送された命令を保持する命令レジスタ５Ａと、
この命令レジスタ５Ａの保持出力をデコードする命令デ
コーダ５Ｂとを含む。この命令デコーダ５Ｂのデコード
出力が、後述するマイクロ命令の先頭アドレスとされる
。

制御ユニット６は、マイクロプログラムを格納するマイ
クロプログラムＲＯＭ　（リード・オンリ・メモリ）６
Ｂと、このＲＯＭ６Ｂのマイクロ命令アドレスを指定す
るマイクロアドレスシーケンサ６Ａと、上記マイクロプ
ログラムＲＯＭ６Ｂより読出されたマイクロ命令６Ｃを
デコードするマイクロ命令デコーダ６Ｄとを含む。そし
てこのデコーダ６Ｄのデコード出力は制御信号６Ｅとし
て各部に供給され、また直前に読出されたマイクロ命令
に含まれるネクストマイクロアドレス情報は上記マイク
ロアドレスシーケンサ６Ａに取込まれる。

すなわちこのマイクロアドレスシーケンサ６Ａは、上記
命令デコーダ５Ｂからのマイクロ命令の先頭アドレスと
上記デコーダ６Ｄからのネクストマイクロアドレス情報
とに基・づいてマイクロプログラムＲＯＭ６Ｂ内から一
連のマイクロ命令を読出す。

そしてこのマイクロアドレスシーケンサ６Ａにおいては
、特定命令の解読結果に対する処理ルーチンを第１の処
理とそれとは異なる第２の処理とのいずれかとする選択
機能が備えられ、この選択機能はマイクロプログラムＲ
ＯＭ６Ｂの読出しアドレス制御によって実現される。特
に制限されないが、上記特定命令はＪＳＲ（ジャンプサ
ブルーチン）命令とされ、第１の処理は非デバッグ処理
とされ、第２の処理はデバッグ処理どされる。ここにい
う非デバッグ処理はＪＳＲ命令の本来の処理とされ、デ
バッグ処理は後に詳述するデバッグのための例外処理と
される。また、このマイクロアドレスシーケンサ６Ａに
よって第１の処理（非デバッグ処理）が選択されるか、
第２の処理（例外処理）が選択されるかは後述するレジ
スタブロック８Ａ内の状態フラグレジスタ８Ｂの状態に
よって決定される。すなわち、本実施例において状態フ
ラグレジスタ８Ｂの状態が、上記第１．第２の処理の選
択情報とされる。特に制限されないが、状態フラグがｄ
ｉ　Ｏｔ＋の場合に非デバッグ処理が選択され、１”の
場合にデバッグ処理が選択される。

実行ユニット８は、複数のレジスタより成るレジスタブ
ロック８Ａと、ＡＬＵ　（算術論理演算ユニット）を含
む演算器ブロック８Ｃとを有し、それらは内部バス１７
に結合され、当該内部バス１７に結合された他ブロック
との間でデータのやりとりが可能とされる。

ここで、本発明における命令実行制御部は上記制御ユニ
ット６と実行ユニット８とによって構成される。

第３図及び第４図には、本実施例プロセッサで実行され
るアプリケーションの一例が示される。

状態フラグレジスタ８Ｂのフラグ状態がｔ　Ｏ＋″の場
合、それは通常状態とされ、ＪＳＲ命令のフェッチによ
って当該命令本来の処理が行われる。

すなわち、フラグ状態がＩｔ　ＯＩＩの場合、シーケン
サ６Ａによって読出されるマイクロ命令によれば、先ず
レジスタブロック８Ａ内のプログラムカウンタＰＣの値
が同ブロック８Ａ内のスタックポインタＳＰに退避され
、サブルーチンアドレスｄがプログラムカウンタＰＣに
入れられる。これによりメインルーチンからサブルーチ
ンに移行される。

一方、状態フラグレジスタ８Ｂのフラグ状態がＩＩ　Ｉ
　ＩＩの場合、それはデバッグ状態とされ、ＪＳＲ命令
のフェッチによってデバッグ処理が行われる。すなわち
、フラグ状態が１１１１１の場合、プログラムカウンタ
ＰＣの値がスタックポインタＳＰに退避され、更にサブ
ルーチンアドレスｄがスタックポインタＳＰに退避され
、デバッグ例外アドレスＶがプログラムカウンタＰＣに
入れられる。

これによりメインルーチンからデバッグ例外処理に移行
され、所定の例外処理の後にサブルーチン処理に移行さ
れ、しかる後にメインルーチンに戻される。つまりデバ
ッグ例外処理はＪＳＲ命令によって指定されたジャンプ
先から１ネストレベル先の処理ルーチンとされる。勿論
設定の仕方によっては、２ネストレベル以上先の処理ル
ーチンとすることも可能である。

第５図には上記デバッグ例外処理ルーチンの一例が示さ
れる。

デバッグ例外ベクタによりデバッガの処理プログラムに
移行される。先ずユーザレジスタの内容が退避され（ス
テップ５ＴＩ）、ユーザプログラム停止時の状態が表示
（ブレーク表示）される（ステップ５Ｔ２）、そしてデ
バッガコマンドが入力され（ステップ５Ｔ３）　、当該
コマンドの解析が行われる（ステップＳＴ４．ＳＴ７，
５Ｔ９）。すなわちユーザプログラム再実行か否かの判
別が行われ（ステップ５Ｔ４）、この判別において再実
行ではない′Ｎ”と判断された場合にはメモリ表示か否
かの判別が行われ（ステップ５Ｔ７）、この判別におい
てメモリ表示ではない“Ｎ′″と判断された場合にはメ
モリ変更か否かの判別が行われ（ステップ５Ｔ９）　、
この判別においてメモリ変更ではないＩＩＮ”と判断さ
れた場合には更に他の判別が行われ、このようにしてデ
バッガコマンドの解析が行われる。そして上記ステップ
ＳＴ４の判別において再実行であるＩＩＹ”と判断され
た場合にはユーザプログラム再実行のための状態設定が
行われ（ステップ５Ｔ５）、上記ステップＳＴ１で退避
されたユーザレジスタの内容が回復され（ステップ５Ｔ
６）、当該デバッガプログラムの実行が終了される。ま
た、上記ステップＳＴ７の判別においてメモリ表示であ
る＃　Ｙ　ＩＩと判断された場合にはメモリの内容表示
処理が行われ（ステップ５Ｔ８）　、更に上記ステップ
ＳＴ９の判別においてメモリ変更であるＩＩ　Ｙ　ｊｊ
と判断された場合にはメモリ変更処理が行われ（ステッ
プ５Ｔ１０）、しかる後に上記ステップＳＴ３の入力が
行われる。

本実施例によれば以下の作用効果を得ることができる。

（１）状態レジスタ８Ｂのフラグ状態によって、特定命
令の解読結果に対する処理ルーチンを非デバッグ処理か
らデバッグ処理に変更することができ、従来のステップ
トレースのように命令毎にデバッグ例外処理を発生させ
るものではないから、デバッグのリアルタイム性を向上
させることができる。

（２）また上記実施例におけるデバッグ処理では従来の
セルフデバッグ機能の場合のように所定のレジスタにブ
レークポイントの設定を行う必要がなく、デバッグ対象
プログラムの規模が大きい場合でもレジスタとの関係で
ブレークポイント数が制限されることがないから、有効
なデバッグ機能とされる。

（３）上記（１）、（２）の作用効果により、デバッグ
専用のハードウェア（エミュレータ）が存在しない場合
でも、デバッグ対象プログラムのデバッグを効率良く行
うことができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えば上記実施例では特定命令をＪＳＲ命令として説明
したが、このＪＳＲ命令に代えてＲＴＳ（リターンサブ
ルーチン）命令やその他の命令を使用することができる
。特に条件分岐命令を使用する場合において、この条件
分岐命令の処理ルーチンを状態フラグの状態によってサ
ブルーヂンジャンプ（ＪＳＲ）命令と同様の処理に移行
可能とする場合には、通常動作状態においてプログラム
ミスによって無限ループ状態になった場合でも状態フラ
グ設定によりＪＳＲ命令実行と同様の処理に移行させる
ことで当該無限ループから容易に脱出することができる
。

また、上記実施例では状態フラグレジスタ８Ｂにフラグ
設定を行うようにしたが、プロセッサの外部端子を利用
して処理ルーチンの選択情報を外部より与えるようにす
ることもできる。この場合状態フラグレジスタ８Ｂは不
要とされる。

また、特定命令の解読結果に対する処理ルーチン選択は
、プロセッサのテスティングや自己エラー検出などにも
利用することができる。

例えばＮＯＰ　（無効）命令が処理ルーチン選択によっ
てソフトウェア割込み命令に変わるようにしても有効で
あるし、プロセッサ命令のデバッグ処理として、実際に
コプロセッサが使用される場合にはコプロセッサ命令と
して機能するが、それが存在しない場合にはデバッグル
ーチンをコールする命令とされるようにしても有効であ
る。

以上の説明では主として本発明者によってなされた発明
をシングルチップマイクロコンピュータに適用した場合
について説明したが、本発明はそれに限定されるもので
はなく、シングルボードに形成されたマイクロコンピュ
ータにも適用することができる。本発明は少なくとも解
読された命令を実行する命令実行制御部を備える条件の
ものに適用することができる。

〔発明の効果〕

本願において開示される発明のち代表的なものによって
得られる効果を簡単に説明すれば下記の通りである。

すなわち、指示手段により若しくは外部端子を介して外
部より与えられた選択情報に基づいて、デバッグ対象プ
ログラムを変更することなく、特定命令の解読結果に対
する処理ルーチンを第１の処理とこれとは異なる第２の
処理とに切換えることができるので、デバッグにおいて
無限ループからの脱出を容易とし、また、命令毎にデバ
ッグ例外処理を発生させるものではないのでデバッグの
リアルタイム性に優れ、そしてブレークポイント設定用
レジスタへのブレークポイント設定を不要とすることに
より、デバッグ対象プログラムの規模が大きい場合でも
当該レジスタとの関係でブレークポイント数が制限され
ることがない。これにより、デバッグ専用のハードウェ
アを用いなくともデバッグ効率を向上させることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例マイクロコンピュータの主要
部構成ブロック図、 第２図は本発明に係るマイクロコンピュータの一実施例
ブロック図、 第３図及び第４図は本実施例マイクロコンピュータで実
行されるアプリケーションの一例の説明図、 第５図は上記アプリケーションにおけるデバッグ例外処
理の一例を示すフローチャートである。 １・・・マイクロコンピュータ、２・・・命令ブリフェ
ッチユニット、５・・・命令デコードユニット、５Ａ・
・・命令レジスタ、５Ｂ・・・命令デコーダ、６・・・
制御ユニット、６Ａ・・・マイクロアドレスシーケンサ
、６Ｂ・・・マイクロプログラムＲＯＭ、６Ｄ・・マイ
クロ命令デコーダ、８・・・実行ユニット、８Ａ・・・
レジスタブロック、８Ｂ・・・状態フラグレジスタ、８
Ｃ・・・演算器ブロック、１３・・・入出力制御ユニッ
ト。

Claims (1)

1. 【特許請求の範囲】 １、命令を解読し、これに従って当該命令を実行させる
   命令実行制御部を含むプロセッサにおいて、上記命令実
   行制御部は、特定命令の解読結果に対する処理ルーチン
   を第１の処理とそれとは異なる第２の処理とのいずれか
   とする選択手段と、この選択手段に選択情報を与える指
   示手段とを含むことを特徴とするプロセッサ。 ２、命令を解読し、これに従って当該命令を実行させる
   命令実行制御部を含むプロセッサにおいて、上記命令実
   行制御部は、特定命令の解読結果に対する処理ルーチン
   を第１の処理とそれとは異なる第２の処理とのいずれか
   とする選択手段と、外部からこの選択手段への選択情報
   の供給を可能とする外部端子とを含むことを特徴とする
   プロセッサ。 ３、上記第１の処理を非デバッグ処理とし、上記第２の
   処理をデバッグ処理とした請求項１又は２記載のプロセ
   ッサ。 ４、上記特定命令はジャンプ命令であり、上記デバッグ
   処理はこのジャンプ命令によって指定されたジャンプ先
   から少なくとも更に１ネストレベル先の処理ルーチンと
   される請求項１，２又は３記載のプロセッサ。 ５、上記選択手段は、マイクロ命令アドレスを指定する
   マイクロアドレスシーケンサとされる請求項１，２，３
   又は４記載のプロセッサ。