JPH0454650A - メモリー回路 - Google Patents
メモリー回路Info
- Publication number
- JPH0454650A JPH0454650A JP2165918A JP16591890A JPH0454650A JP H0454650 A JPH0454650 A JP H0454650A JP 2165918 A JP2165918 A JP 2165918A JP 16591890 A JP16591890 A JP 16591890A JP H0454650 A JPH0454650 A JP H0454650A
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- JP
- Japan
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- sram
- voltage
- circuit
- time
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- Pending
Links
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
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- 230000002093 peripheral effect Effects 0.000 description 2
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- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリー回路に関し、特に低電圧・低消費電流
での動作が必要なメモリー回路に関する。
での動作が必要なメモリー回路に関する。
従来のメモリー回路は、第３図に示すようにデータを記
憶するためのＳＲＡＭＩＩと、前記ＳＲＡＭＩＩに対し
て書込み信号、読出し信号、スタンバイ信号をあたえＳ
ＲＡＭＩＩを制御する制御回路１３と、外部とのデータ
の入出力を行うための入出力回路１２とデータあるいは
各信号を転送するパスライン１４と前記ＳＲＡＭＩＩ、
入出力回路１２．制御回路１３に電源を供給する電源回
路１５を有している。
憶するためのＳＲＡＭＩＩと、前記ＳＲＡＭＩＩに対し
て書込み信号、読出し信号、スタンバイ信号をあたえＳ
ＲＡＭＩＩを制御する制御回路１３と、外部とのデータ
の入出力を行うための入出力回路１２とデータあるいは
各信号を転送するパスライン１４と前記ＳＲＡＭＩＩ、
入出力回路１２．制御回路１３に電源を供給する電源回
路１５を有している。
次にＳＲＡＭ部の動作について簡単に説明する。
ＳＲＡＭＩＩにデータを書込む場合の書込み信号および
アドレスは制御回路１３からパスライン１４を介してＳ
ＲＡＭＩＩに与えられ書込みデータは制御回路１３ある
いは入出力回路１２からパスライン１４を介してＳＲＡ
ＭＩＩに転送される。読出しの場合の動作も同様にパス
ライン１４を介して制御回路１３からの信号によりＳＲ
ＡＭＩＩと制御回路１３．入出力回路１２０間で行われ
る。
アドレスは制御回路１３からパスライン１４を介してＳ
ＲＡＭＩＩに与えられ書込みデータは制御回路１３ある
いは入出力回路１２からパスライン１４を介してＳＲＡ
ＭＩＩに転送される。読出しの場合の動作も同様にパス
ライン１４を介して制御回路１３からの信号によりＳＲ
ＡＭＩＩと制御回路１３．入出力回路１２０間で行われ
る。
この際、全ての処理は電源回路１５から供給される同一
電圧のもとで行われる。
電圧のもとで行われる。
この従来のメモリー回路では次にのべる理由により高温
時の消費電流が大きいという問題点があった。
時の消費電流が大きいという問題点があった。
通常ＳＲＡＭのセル１ビツト当りのもれ電流は常温で数
ＰＡ程度である。これを１６にビットのＳＲＡＭで考え
た場合、ＳＲＡＭ全体でのもれ電流は数十ｎＡ程度とな
る。次に温度特性を考慮すると、このもれ電流値は８５
℃（−殻内な工業規格）付近で数十倍〜数百倍となり最
悪の場合数十μＡとなる。この現象は温度上昇にともな
いトランジスタのスレッショルド電圧が下がりオフリー
ク電流が増加するために起こるものでマイクロコンピュ
ータに内蔵する事を考えた場合、電池駆動を対象とした
マイクロコンピュータのスタンバイ時の消費電流は数μ
Ａ程度とする必要があるため高温での規格を満足しなく
なる。セル内のトランジスタのもれ電流を減らすために
スレッショルド電圧を高くする事が考えられるが、そう
すると低電圧での書込み、読出しが不可能となる。よっ
て、低電圧で動作し、高温でも低消費電流を保った上で
、大容量のＳＲＡＭを内蔵したマイクロコンピュータは
従来の技術では実現できないことになる。
ＰＡ程度である。これを１６にビットのＳＲＡＭで考え
た場合、ＳＲＡＭ全体でのもれ電流は数十ｎＡ程度とな
る。次に温度特性を考慮すると、このもれ電流値は８５
℃（−殻内な工業規格）付近で数十倍〜数百倍となり最
悪の場合数十μＡとなる。この現象は温度上昇にともな
いトランジスタのスレッショルド電圧が下がりオフリー
ク電流が増加するために起こるものでマイクロコンピュ
ータに内蔵する事を考えた場合、電池駆動を対象とした
マイクロコンピュータのスタンバイ時の消費電流は数μ
Ａ程度とする必要があるため高温での規格を満足しなく
なる。セル内のトランジスタのもれ電流を減らすために
スレッショルド電圧を高くする事が考えられるが、そう
すると低電圧での書込み、読出しが不可能となる。よっ
て、低電圧で動作し、高温でも低消費電流を保った上で
、大容量のＳＲＡＭを内蔵したマイクロコンピュータは
従来の技術では実現できないことになる。
〔課題を解決するための手段〕
本発明のメモリー回路は、データを記憶するためのＳＲ
ＡＭと、前記ＳＲＡＭ専用の電源系を構成するための変
圧回路と、前記変圧回路を制御する制御回路とを備えて
いる。
ＡＭと、前記ＳＲＡＭ専用の電源系を構成するための変
圧回路と、前記変圧回路を制御する制御回路とを備えて
いる。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例のブロック図である。
（本実施例ではマイクロコンピュータに内蔵した場合に
ついてのべている。）制御回路１はマイク０ ’：＋
７ ヒュータ内の各構成要素に対しパスライン２を介し
て制御を行っている。ＳＲＡＭ３は制御回路ｌからの信
号により、書込み、読出し、スタンバイ動作を行う。昇
圧回路４は電源回路５がらの電圧を制御回路１からの信
号により昇圧してＳＲＡＭ３に供給している。周辺回路
６は制御回路１からの信号により任意の動作を行う。こ
こでＳＲＡＭ３はもれ電流を減少させるため他の構成要
素に比ベトランジスタのスレッショルド電圧が高いもの
とし、ＳＲＡＭ３以外の部はスレッショルド電圧が低く
、低電圧動作に十分たえうるものとする。従って本実施
例のＳＲＡＭ３は他の部分に比べ高電圧でなければ書込
みおよび読出しができない。そこでＳＲＡＭ３に書込み
を行う場合、およびＳＲＡＭ３からデータを読出す場合
昇圧回路４によりＳＲＡＭ３をアクセスするのに十分な
電圧を供給する。次にスタンバイ時について説−明する
。通常０ＭＯ８構造のＳＲＡＭはＰｃｈトランジスタの
スレッショルド電圧とＮｃｈ）ランジスタのスレッショ
ルド電圧を加えた値より大きな電圧を加えていればデー
タ破壊を起こさない。（実際にはそれ以下のごく微小な
電圧でもデータは保持される）そこで、スタンバイ時で
はＳＲＡＭ３の電源系を昇圧する必要はない。よって昇
圧回路４はＳＲＡＭ３をアクセスする時だけ昇圧を行い
、ＳＲＡＭ３をアクセスしない時は他の構成要素と同一
の電圧をＳＲＡＭ３に供給する。
ついてのべている。）制御回路１はマイク０ ’：＋
７ ヒュータ内の各構成要素に対しパスライン２を介し
て制御を行っている。ＳＲＡＭ３は制御回路ｌからの信
号により、書込み、読出し、スタンバイ動作を行う。昇
圧回路４は電源回路５がらの電圧を制御回路１からの信
号により昇圧してＳＲＡＭ３に供給している。周辺回路
６は制御回路１からの信号により任意の動作を行う。こ
こでＳＲＡＭ３はもれ電流を減少させるため他の構成要
素に比ベトランジスタのスレッショルド電圧が高いもの
とし、ＳＲＡＭ３以外の部はスレッショルド電圧が低く
、低電圧動作に十分たえうるものとする。従って本実施
例のＳＲＡＭ３は他の部分に比べ高電圧でなければ書込
みおよび読出しができない。そこでＳＲＡＭ３に書込み
を行う場合、およびＳＲＡＭ３からデータを読出す場合
昇圧回路４によりＳＲＡＭ３をアクセスするのに十分な
電圧を供給する。次にスタンバイ時について説−明する
。通常０ＭＯ８構造のＳＲＡＭはＰｃｈトランジスタの
スレッショルド電圧とＮｃｈ）ランジスタのスレッショ
ルド電圧を加えた値より大きな電圧を加えていればデー
タ破壊を起こさない。（実際にはそれ以下のごく微小な
電圧でもデータは保持される）そこで、スタンバイ時で
はＳＲＡＭ３の電源系を昇圧する必要はない。よって昇
圧回路４はＳＲＡＭ３をアクセスする時だけ昇圧を行い
、ＳＲＡＭ３をアクセスしない時は他の構成要素と同一
の電圧をＳＲＡＭ３に供給する。
第２図に第２実施例のブロック図を示す。制御回路ｌは
各構成要素に対しパスライン２を介して制御を行ってい
る。ＳＲＡＭ３は制御回路１からの信号により書込み、
読出し、スタンバイ動作を行う。ボルテージレギュレー
タ７は電源回路５からの電圧を制御回路１からの信号に
より減圧してＳＲＡＭ３に供給している。本実施例と前
の実施例での構成上の相違点は前の実施例での昇圧回路
のかわりにボルテージレギュレータを有している事であ
る。実施例２ではＳＲＡＭ３の書込みあるいは読出し時
の必要電圧とデータ保持電圧の差にのみ注目し、ＳＲＡ
Ｍ３をアクセスしている時（書込み時、読出し時）は電
圧回路５からの電圧をそのまま印加し、スタンバイ時（
データ保持）は電圧回路５からの電圧をボルテージレギ
ュレータ４により減圧してＳＲＡＭ３に印加しＳＲＡＭ
３に流れるもれ電流を減少させている。
各構成要素に対しパスライン２を介して制御を行ってい
る。ＳＲＡＭ３は制御回路１からの信号により書込み、
読出し、スタンバイ動作を行う。ボルテージレギュレー
タ７は電源回路５からの電圧を制御回路１からの信号に
より減圧してＳＲＡＭ３に供給している。本実施例と前
の実施例での構成上の相違点は前の実施例での昇圧回路
のかわりにボルテージレギュレータを有している事であ
る。実施例２ではＳＲＡＭ３の書込みあるいは読出し時
の必要電圧とデータ保持電圧の差にのみ注目し、ＳＲＡ
Ｍ３をアクセスしている時（書込み時、読出し時）は電
圧回路５からの電圧をそのまま印加し、スタンバイ時（
データ保持）は電圧回路５からの電圧をボルテージレギ
ュレータ４により減圧してＳＲＡＭ３に印加しＳＲＡＭ
３に流れるもれ電流を減少させている。
以上説明したように本発明は、ＳＲＡＭのセル部を高温
でもれ電流の少ない構造のものとし、そのための動作電
圧の上昇分を昇圧回路を使用してアクセス時のみＳＲＡ
Ｍ部の電圧を上げる様にしたのでスタンバイ時のＳＲＡ
Ｍでのもれ電流を減少させるという効果を有する。
でもれ電流の少ない構造のものとし、そのための動作電
圧の上昇分を昇圧回路を使用してアクセス時のみＳＲＡ
Ｍ部の電圧を上げる様にしたのでスタンバイ時のＳＲＡ
Ｍでのもれ電流を減少させるという効果を有する。
第１図は本発明の一実施例のブロック図、第２図は実施
例２のブロック図、第３図は従来例のブロック図である
。 １．１３・・・・・・制御回路、２，１４・・・・・・
パスライン、３，１１・・・・・・ＳＲＡＭ、４・・・
・・・昇圧回路、５．１５・・・・・・電源回路、６・
・・・・・周辺回路、７・・・・・・ボルテージレギュ
レータ、１２・・・・・・入出力回路。 代理人 弁理士 内 原 晋 箭 胆
例２のブロック図、第３図は従来例のブロック図である
。 １．１３・・・・・・制御回路、２，１４・・・・・・
パスライン、３，１１・・・・・・ＳＲＡＭ、４・・・
・・・昇圧回路、５．１５・・・・・・電源回路、６・
・・・・・周辺回路、７・・・・・・ボルテージレギュ
レータ、１２・・・・・・入出力回路。 代理人 弁理士 内 原 晋 箭 胆
Claims (1)
- データを記憶するためのＳＲＡＭと、前記ＳＲＡＭ専用
の電源系を構成するための変圧回路と、前記変圧回路を
制御する制御回路を有する事を特徴とするメモリー回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165918A JPH0454650A (ja) | 1990-06-25 | 1990-06-25 | メモリー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165918A JPH0454650A (ja) | 1990-06-25 | 1990-06-25 | メモリー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454650A true JPH0454650A (ja) | 1992-02-21 |
Family
ID=15821489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2165918A Pending JPH0454650A (ja) | 1990-06-25 | 1990-06-25 | メモリー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454650A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020035761A (ko) * | 2000-11-07 | 2002-05-15 | 다카노 야스아키 | 승압 시스템 및 이것을 구비한 촬상 장치 |
| JP2011018438A (ja) * | 2010-09-13 | 2011-01-27 | Renesas Electronics Corp | 半導体装置 |
-
1990
- 1990-06-25 JP JP2165918A patent/JPH0454650A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020035761A (ko) * | 2000-11-07 | 2002-05-15 | 다카노 야스아키 | 승압 시스템 및 이것을 구비한 촬상 장치 |
| JP2011018438A (ja) * | 2010-09-13 | 2011-01-27 | Renesas Electronics Corp | 半導体装置 |
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