JPH0454723A - 出力回路 - Google Patents
出力回路Info
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- JPH0454723A JPH0454723A JP2165045A JP16504590A JPH0454723A JP H0454723 A JPH0454723 A JP H0454723A JP 2165045 A JP2165045 A JP 2165045A JP 16504590 A JP16504590 A JP 16504590A JP H0454723 A JPH0454723 A JP H0454723A
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- Japan
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- pull
- turned
- fet
- transistors
- circuit
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- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
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Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体論理回路において、重負荷を駆動する
ために各種の論理回路に付加される出力回路に関するも
のである。
ために各種の論理回路に付加される出力回路に関するも
のである。
情報化社会の進展に伴って多機能・高速な情報処理装置
に対する需要が高まり、これらを構成する半導体論理回
路にも低消費電力かつ高負荷駆動能力が求められるよう
になった。第４図に示す出力回路はかかる要求を満たす
ためのものであり、プッシュプル段３５とこれを駆動す
る駆動制御段３６とで構成されている。プッシュプル段
３５は、２つのトランジスタ２６．２７とレベルシフト
ダイオード２８．２９．３０による直列回路で構成され
、トランジスタ２６．２７の接続点か出力端子となって
いる。駆動制御段３６は、一対の駆動用トランジスタ２
１．２２と、これらのソースに共通に接続された定電流
源２３と、駆動用トランジスタ２１．２２のドレインに
それぞれ接続された負荷抵抗２４．２５とて構成されて
いる。そして、駆動用トランジスタ２１．２２のドレイ
ンがトランジスタ２７．２６のゲートに接続されており
、駆動用トランジスタ２１．２２のゲートに相補的な入
力信号が与えられると、プッシュプル段３５のトランジ
スタ２７．２６が相補にオンオフ切り替えされ、そのプ
ッシュプル動作によって出力端子から出力信号を得るも
のである。
に対する需要が高まり、これらを構成する半導体論理回
路にも低消費電力かつ高負荷駆動能力が求められるよう
になった。第４図に示す出力回路はかかる要求を満たす
ためのものであり、プッシュプル段３５とこれを駆動す
る駆動制御段３６とで構成されている。プッシュプル段
３５は、２つのトランジスタ２６．２７とレベルシフト
ダイオード２８．２９．３０による直列回路で構成され
、トランジスタ２６．２７の接続点か出力端子となって
いる。駆動制御段３６は、一対の駆動用トランジスタ２
１．２２と、これらのソースに共通に接続された定電流
源２３と、駆動用トランジスタ２１．２２のドレインに
それぞれ接続された負荷抵抗２４．２５とて構成されて
いる。そして、駆動用トランジスタ２１．２２のドレイ
ンがトランジスタ２７．２６のゲートに接続されており
、駆動用トランジスタ２１．２２のゲートに相補的な入
力信号が与えられると、プッシュプル段３５のトランジ
スタ２７．２６が相補にオンオフ切り替えされ、そのプ
ッシュプル動作によって出力端子から出力信号を得るも
のである。
このように、この出力回路の高負荷駆動能力は、プルア
ップ、プルダウンともにアクティブな素子であるトラン
ジスタによって得られるものであり、通常はプッシュプ
ル段３５のトランジスタ２６．２７のどちらか一方が必
ずオフ状態となっている。
ップ、プルダウンともにアクティブな素子であるトラン
ジスタによって得られるものであり、通常はプッシュプ
ル段３５のトランジスタ２６．２７のどちらか一方が必
ずオフ状態となっている。
しかし、過渡的に両トランジスタ２６．２７が同時にオ
ン状態になることがある。その場合、電源間にショート
パスを形成して図示のような貫通電流１を発生させ、電
源にスパイク状のノイズを誘起することになる。
ン状態になることがある。その場合、電源間にショート
パスを形成して図示のような貫通電流１を発生させ、電
源にスパイク状のノイズを誘起することになる。
本発明の課題は、このような問題点を解消することにあ
る。
る。
上記課題を解決するために本発明の出力回路は、駆動制
御段の各負荷素子に対して、ダイオードのように電流に
よって抵抗値が変化する素子と容量素子との並列回路を
含む回路を並列接続したものである。
御段の各負荷素子に対して、ダイオードのように電流に
よって抵抗値が変化する素子と容量素子との並列回路を
含む回路を並列接続したものである。
プッシュプル段のトランジスタがオフ状態からオン状態
に変化する際の過渡状態において、付加した抵抗変化素
子（例えばダイオード）の電流か減少してくると、その
ダイオードの抵抗値が非常に大きな値となり、容量素子
と共に形成される並列回路の時定数が大きな値になる。
に変化する際の過渡状態において、付加した抵抗変化素
子（例えばダイオード）の電流か減少してくると、その
ダイオードの抵抗値が非常に大きな値となり、容量素子
と共に形成される並列回路の時定数が大きな値になる。
そのため、オフ状態が多少長めに維持され、プッシュプ
ル段の他方のトランジスタがオフ状態へ移行する前にオ
ン状態になってしまうことがない。すなわち、プッシュ
プル段の２つのトランジスタが同時にオン状態になるこ
とがない。
ル段の他方のトランジスタがオフ状態へ移行する前にオ
ン状態になってしまうことがない。すなわち、プッシュ
プル段の２つのトランジスタが同時にオン状態になるこ
とがない。
第１図は本発明の一実施例を示す回路図である。
この出力回路も従来回路と同様にプッシュプル段と駆動
制御段とで構成されている。プッシュプル段３５は、従
来回路と同じくプルアップトランジスタ２６、プルダウ
ントランジスタ２７、およびレベルシフトダイオード２
８．２９．３０による直列回路で構成され、トランジス
タ２６．２７の接続点が出力端子となっている。駆動制
御段１０は従来回路の駆動制御段３６とは異なり、負荷
抵抗２４．２５に対して、ダイオード１１〜１４．１５
〜１８がそれぞれ並列接続され、さらにダイオード１２
．１３および１６．１７に対してコンデンサ１９および
２０がそれぞれ並列接続されている。これらのダイオー
ド１１〜１８は第２図に示すような電流電圧特性を持っ
ている。そして、この実施例ではこの特性、すなわち電
流が減少したときに抵抗が増大するという特性を持つ素
子としてダイオード１１〜１８が用いられている。
制御段とで構成されている。プッシュプル段３５は、従
来回路と同じくプルアップトランジスタ２６、プルダウ
ントランジスタ２７、およびレベルシフトダイオード２
８．２９．３０による直列回路で構成され、トランジス
タ２６．２７の接続点が出力端子となっている。駆動制
御段１０は従来回路の駆動制御段３６とは異なり、負荷
抵抗２４．２５に対して、ダイオード１１〜１４．１５
〜１８がそれぞれ並列接続され、さらにダイオード１２
．１３および１６．１７に対してコンデンサ１９および
２０がそれぞれ並列接続されている。これらのダイオー
ド１１〜１８は第２図に示すような電流電圧特性を持っ
ている。そして、この実施例ではこの特性、すなわち電
流が減少したときに抵抗が増大するという特性を持つ素
子としてダイオード１１〜１８が用いられている。
ここで、本実施例の出力回路の基本動作を簡単に説明す
る。駆動用トランジスタ２１，２２の各ゲートに互いに
相補な入力信号が与えることにより、トランジスタ２１
．２２のいずれか一方に選択的に電流が流れる。駆動用
トランジスタ２１がオンで同２２がオフのときには、ブ
ルダアップランジスタ２６がオンでプルダウントランジ
スタ２７がオフとなり、出力信号は「ハイレベル」とな
る。逆に、駆動用トランジスタ２１がオフで同２２がオ
ンのときには、プルアップトランジスタ２６がオフでプ
ルダウントランジスタ２７がオンとなり、出力信号は「
ローレベル」となる。
る。駆動用トランジスタ２１，２２の各ゲートに互いに
相補な入力信号が与えることにより、トランジスタ２１
．２２のいずれか一方に選択的に電流が流れる。駆動用
トランジスタ２１がオンで同２２がオフのときには、ブ
ルダアップランジスタ２６がオンでプルダウントランジ
スタ２７がオフとなり、出力信号は「ハイレベル」とな
る。逆に、駆動用トランジスタ２１がオフで同２２がオ
ンのときには、プルアップトランジスタ２６がオフでプ
ルダウントランジスタ２７がオンとなり、出力信号は「
ローレベル」となる。
つぎに、出力信号が「ローレベル」から「ハイレベル」
に切り替わるときの動作メカニズムを詳しく説明する。
に切り替わるときの動作メカニズムを詳しく説明する。
「ローレベル」の出力信号は上述したように駆動用トラ
ンジスタ２１がオフ、同２２がオンによって得られる。
ンジスタ２１がオフ、同２２がオンによって得られる。
この状態から入力信号が反転すると駆動用トランジスタ
２１かオン、同２２がオフする。駆動用トランジスタ２
２がオフすると、ダイオード１５〜１８を流れる電流が
減少してダイオード１５〜１８の抵抗値が非常に大きな
値となり、コンデンサ２０およびダイオード１６．１７
による並列回路の時定数が大きくなる。この時定数の増
大によって、プルアップトランジスタ２６のゲートに与
えられる駆動制御信号のレベルアップ動作に遅れが生じ
る。したかって、プルアップトランジスタ２６のオフか
らオンへの移行が、入力信号の変化時点よりも少し遅れ
る。
２１かオン、同２２がオフする。駆動用トランジスタ２
２がオフすると、ダイオード１５〜１８を流れる電流が
減少してダイオード１５〜１８の抵抗値が非常に大きな
値となり、コンデンサ２０およびダイオード１６．１７
による並列回路の時定数が大きくなる。この時定数の増
大によって、プルアップトランジスタ２６のゲートに与
えられる駆動制御信号のレベルアップ動作に遅れが生じ
る。したかって、プルアップトランジスタ２６のオフか
らオンへの移行が、入力信号の変化時点よりも少し遅れ
る。
そのため、プルアップトランジスタ２６とプルダウント
ランジスタ２７とが同時にオン状態になることかない。
ランジスタ２７とが同時にオン状態になることかない。
逆に、出力信号が「ハイレベル」から「ローレベル」に
切り替わるときには、プルダウントランジスタ２７のオ
フからオンへの移行が、入力信号の変化時点よりも少し
遅れる。したがって、この変化時の場合もトランジスタ
２６．２７が同時にオン状態になることがない。
切り替わるときには、プルダウントランジスタ２７のオ
フからオンへの移行が、入力信号の変化時点よりも少し
遅れる。したがって、この変化時の場合もトランジスタ
２６．２７が同時にオン状態になることがない。
なお、本実施例ではプッシュプル段におけるトランジス
タとして、ユニポーラ型トランジスタである電界効果ト
ランジスタ（ＦＥＴ）を用いているが、これに代えて第
３図に示すようにバイポラトランジスタ６．７を用いて
もよい。
タとして、ユニポーラ型トランジスタである電界効果ト
ランジスタ（ＦＥＴ）を用いているが、これに代えて第
３図に示すようにバイポラトランジスタ６．７を用いて
もよい。
以上説明したように本発明の出力回路によれば、プッシ
ュプル段に貫通電流が流れることかないので、電源への
スパイク雑音の発生を阻止することかできる。
ュプル段に貫通電流が流れることかないので、電源への
スパイク雑音の発生を阻止することかできる。
第１図は本発明の一実施例を示す回路図、第２図はダイ
オードの電流−電圧特性図、第３図は本発明の他の実施
例を示す回路図、第４図は従来の出力回路を示す回路図
である。 １０・・・駆動制御段、１１〜１８・・・ダイオード、
１９．２０・・・コンデンサ、２１．２２・・・駆動用
トランジスタ、２３・・・電流源、２４．２５・・・負
荷素子、２６・・・プルアップトランジスタ、２７・・
・プルダウントランジスタ、２８〜３０・・・レベルシ
フトダイオード、３５．３７・・・プッシュプル段。
オードの電流−電圧特性図、第３図は本発明の他の実施
例を示す回路図、第４図は従来の出力回路を示す回路図
である。 １０・・・駆動制御段、１１〜１８・・・ダイオード、
１９．２０・・・コンデンサ、２１．２２・・・駆動用
トランジスタ、２３・・・電流源、２４．２５・・・負
荷素子、２６・・・プルアップトランジスタ、２７・・
・プルダウントランジスタ、２８〜３０・・・レベルシ
フトダイオード、３５．３７・・・プッシュプル段。
Claims (1)
- 【特許請求の範囲】 ２つのトランジスタによる直列回路を有し一端が高電位
側に他端が低電位側に接続され両トランジスタの接続点
を出力端子とするプッシュプル段と、 一対の駆動用トランジスタを有しその低電位側に共通の
電流源が接続され高電位側にそれぞれ負荷素子が接続さ
れており各駆動用トランジスタと負荷素子との接続点が
それぞれ前記プッシュプル段の２つのトランジスタの制
御端子に接続されている駆動制御段とを備え、 前記駆動用トランジスタ対の電流切り替えによって前記
プッシュプル段の２つのトランジスタを相補にオンオフ
切り替えして前記出力端子から出力信号を得る出力回路
において、電流によって抵抗値が変化する素子と容量素
子との並列回路を含む回路が前記駆動制御段の各負荷素
子に並列接続されていることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165045A JP2853280B2 (ja) | 1990-06-22 | 1990-06-22 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165045A JP2853280B2 (ja) | 1990-06-22 | 1990-06-22 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0454723A true JPH0454723A (ja) | 1992-02-21 |
| JP2853280B2 JP2853280B2 (ja) | 1999-02-03 |
Family
ID=15804789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2165045A Expired - Fee Related JP2853280B2 (ja) | 1990-06-22 | 1990-06-22 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853280B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06285612A (ja) * | 1993-04-02 | 1994-10-11 | Ochi Chuzosho:Kk | 球状黒鉛鋳鉄製造法及び装置 |
| GB2313725A (en) * | 1996-05-31 | 1997-12-03 | Ebrahim Bushehri | A loading arrangement for a logic gate |
-
1990
- 1990-06-22 JP JP2165045A patent/JP2853280B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06285612A (ja) * | 1993-04-02 | 1994-10-11 | Ochi Chuzosho:Kk | 球状黒鉛鋳鉄製造法及び装置 |
| GB2313725A (en) * | 1996-05-31 | 1997-12-03 | Ebrahim Bushehri | A loading arrangement for a logic gate |
| GB2313725B (en) * | 1996-05-31 | 1998-04-08 | Ebrahim Bushehri | A circuit arrangement for a logic gate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2853280B2 (ja) | 1999-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |