JPH082019B2 - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH082019B2 JPH082019B2 JP1237456A JP23745689A JPH082019B2 JP H082019 B2 JPH082019 B2 JP H082019B2 JP 1237456 A JP1237456 A JP 1237456A JP 23745689 A JP23745689 A JP 23745689A JP H082019 B2 JPH082019 B2 JP H082019B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- output
- voltage
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は一般にレベル変換回路に係り、特にECL−CMO
Sによる集積回路装置に好適するレベル変換回路の改良
に関する。
Sによる集積回路装置に好適するレベル変換回路の改良
に関する。
（従来の技術） 半導体集積回路装置にアナログ機能とディジタル機能
とを併せ持たせた混載LSIの一つとして、バイポーラ・
コンプリメンタリMOS（Bi−CMOS）構造が知られてい
る。
とを併せ持たせた混載LSIの一つとして、バイポーラ・
コンプリメンタリMOS（Bi−CMOS）構造が知られてい
る。
このようなBi−CMOS構造による集積回路装置では、回
路内ECL（Emitter−Coupled−Logic）−CMOSレベル変換
回路を挿入することが多々ある。このレベル変換回路
は、通常多入力の差動入力段に出力用エミッタホロワを
付しは非飽和で動作するように構成された回路である。
路内ECL（Emitter−Coupled−Logic）−CMOSレベル変換
回路を挿入することが多々ある。このレベル変換回路
は、通常多入力の差動入力段に出力用エミッタホロワを
付しは非飽和で動作するように構成された回路である。
第３図に従来技術による第１のレベル変換回路を示
す。すなわち、入力端子１よりECLレベル入力信号が供
給されるトランジスタQ1および、入力端子２より基準電
位が供給されるトランジスタQ2とからなる差動ペアトラ
ンジスタ（差動入力手段）の各コレクタが、それぞれＰ
チャンネルMOSトランジスタM1およびM2の一方の制御電
極（ソース）および入力電極（ゲート）に接続される。
す。すなわち、入力端子１よりECLレベル入力信号が供
給されるトランジスタQ1および、入力端子２より基準電
位が供給されるトランジスタQ2とからなる差動ペアトラ
ンジスタ（差動入力手段）の各コレクタが、それぞれＰ
チャンネルMOSトランジスタM1およびM2の一方の制御電
極（ソース）および入力電極（ゲート）に接続される。
さらに前記トランジスタM1およびM2は、その各ゲート
が同トランジスタのオフ時に電圧を降下するための抵抗
R1,R2を介して電源VCCに接続され、且つそれの各他方の
制御電極（ドレイン）が電源VCCに接続している。
が同トランジスタのオフ時に電圧を降下するための抵抗
R1,R2を介して電源VCCに接続され、且つそれの各他方の
制御電極（ドレイン）が電源VCCに接続している。
さらに前記トランジスタM1およびM2のそれぞれのドレ
インにそのゲートが接続されたＰチャンネルMOSトラン
ジスタM3およびM4がある。このトランジスタM3およびM4
のそれぞれのドレインは前記電源VCCに接続し、同様に
それぞれのソースはカレントミラー回路を構成するＮチ
ャンネルMOSトランジスタM5およびM6のソースに接続さ
れる。このトランジスタM5およびM6は、各ゲートが前記
トランジスタM3のドレインと接続され、各ドレインが接
地されている。
インにそのゲートが接続されたＰチャンネルMOSトラン
ジスタM3およびM4がある。このトランジスタM3およびM4
のそれぞれのドレインは前記電源VCCに接続し、同様に
それぞれのソースはカレントミラー回路を構成するＮチ
ャンネルMOSトランジスタM5およびM6のソースに接続さ
れる。このトランジスタM5およびM6は、各ゲートが前記
トランジスタM3のドレインと接続され、各ドレインが接
地されている。
そして前記トランジスタM4のソースが出力端子３に接
続される。この出力端子３に接続される。この出力端子
３は後続されるCMOS回路（図示せず）へCMOSレベルの出
力信号を出力している。
続される。この出力端子３に接続される。この出力端子
３は後続されるCMOS回路（図示せず）へCMOSレベルの出
力信号を出力している。
従ってこのレベル変換回路は、入力端子１から入力信
号が供給され、トランジスタQ1が動作して、トランジス
タM1がオンする。そしてトランジスタM1のゲートとソー
スの間に電圧が発生し、この電圧がゲートに印加される
トランジスタM3がオンする。この時、トランジスタM4は
オフしている。これによってトランジスタM5およびM6
は、それのゲートとそれぞれのソースの間に電圧が発生
し、両方ともオンする。従ってトランジスタM4がオフ、
M6がオンとなることにより出力端子２に出力する値は低
（Ｌ）レベルである。
号が供給され、トランジスタQ1が動作して、トランジス
タM1がオンする。そしてトランジスタM1のゲートとソー
スの間に電圧が発生し、この電圧がゲートに印加される
トランジスタM3がオンする。この時、トランジスタM4は
オフしている。これによってトランジスタM5およびM6
は、それのゲートとそれぞれのソースの間に電圧が発生
し、両方ともオンする。従ってトランジスタM4がオフ、
M6がオンとなることにより出力端子２に出力する値は低
（Ｌ）レベルである。
この動作の逆の場合はトランジスタQ2およびM4がオ
ン、トランジスタQ1,M3,M5およびM6がオフとすると、出
力値は高（Ｈ）レベルになる。
ン、トランジスタQ1,M3,M5およびM6がオフとすると、出
力値は高（Ｈ）レベルになる。
このレベル変換回路において、前記トランジスタM1お
よびM2はそれらの各ゲート・ソース間を短絡接続されて
おり、この場合のドレイン電流ＩDとゲート・ソース間
電圧ＶGSの関係は一般に第４図の示すような特性曲線と
なる。つまり前記ゲート・ソース間電圧ＶGSが立ち上が
り電圧Vthを越えた時からトランジスタM1およびM2はオ
ンして、前記ドレイン電流ＩDが流れ始める。このため
立ち上がり電圧Vthを越え、さらにカレント・ミラー回
路を構成するトランジスタM3およびM4の電流能力を得る
ためには前記トランジスタQ1およびQ2の出力電流を十分
に流す必要がある。
よびM2はそれらの各ゲート・ソース間を短絡接続されて
おり、この場合のドレイン電流ＩDとゲート・ソース間
電圧ＶGSの関係は一般に第４図の示すような特性曲線と
なる。つまり前記ゲート・ソース間電圧ＶGSが立ち上が
り電圧Vthを越えた時からトランジスタM1およびM2はオ
ンして、前記ドレイン電流ＩDが流れ始める。このため
立ち上がり電圧Vthを越え、さらにカレント・ミラー回
路を構成するトランジスタM3およびM4の電流能力を得る
ためには前記トランジスタQ1およびQ2の出力電流を十分
に流す必要がある。
これは前記トランジスタM1乃至M4が同一サイズにおけ
る場合であり、このトランジスタM1およびM2のサイズを
トランジスタM3およびM4に比べて大きなサイズに変更す
ることによって、前記トランジスタM3およびM4のドレイ
ン電流ＩDを増加することが可能である。しかし、前記
トランジスタM1およびM2は電圧制御素子であるため、サ
イズの大型化に伴い入力容量も増加する。よって前記ト
ランジスタQ1およびQ2のコレクタノードの応答性も劣化
する。この劣化を防ぐために動作電流の供給を増大する
必要があり、この場合もトランジスタM3およびM4の電流
能力を得るための消費電力が増加する。
る場合であり、このトランジスタM1およびM2のサイズを
トランジスタM3およびM4に比べて大きなサイズに変更す
ることによって、前記トランジスタM3およびM4のドレイ
ン電流ＩDを増加することが可能である。しかし、前記
トランジスタM1およびM2は電圧制御素子であるため、サ
イズの大型化に伴い入力容量も増加する。よって前記ト
ランジスタQ1およびQ2のコレクタノードの応答性も劣化
する。この劣化を防ぐために動作電流の供給を増大する
必要があり、この場合もトランジスタM3およびM4の電流
能力を得るための消費電力が増加する。
さらに従来技術による第２のECL−CMOSレベル変換回
路を第５図に示す。このレベル変換回路は、第３図の回
路のトランジスタM3およびM4に代わって、NPN形トラン
ジスタQ3およびQ4をエミッタホロワとして用いる。また
トランジスタM1およびM2を除き、ゲートが共通接地され
たカレントミラー回路を構成するトランジスタM7および
M8のドレインを前記トランジスタQ3およびQ4のそれぞれ
のエミッタに接続し、前記トランジスタM7およびM8のソ
ースをカレントミラー回路を構成するトランジスタM5お
よびM6のそれぞれのソースに接続する。
路を第５図に示す。このレベル変換回路は、第３図の回
路のトランジスタM3およびM4に代わって、NPN形トラン
ジスタQ3およびQ4をエミッタホロワとして用いる。また
トランジスタM1およびM2を除き、ゲートが共通接地され
たカレントミラー回路を構成するトランジスタM7および
M8のドレインを前記トランジスタQ3およびQ4のそれぞれ
のエミッタに接続し、前記トランジスタM7およびM8のソ
ースをカレントミラー回路を構成するトランジスタM5お
よびM6のそれぞれのソースに接続する。
従って、このような構成のレベル変換回路は、前記入
力差動ペアトランジスタQ1,Q2のオン・オフ動作による
差動出力の印加によって前記トランジスタQ3、Q4を介し
て前記トランジスタM7および８のゲート・ソース間電圧
を変化させることによりCMOS出力にH/Lレベルのどちら
かのドライブ電流が流れる。
力差動ペアトランジスタQ1,Q2のオン・オフ動作による
差動出力の印加によって前記トランジスタQ3、Q4を介し
て前記トランジスタM7および８のゲート・ソース間電圧
を変化させることによりCMOS出力にH/Lレベルのどちら
かのドライブ電流が流れる。
つまり前記トランジスタM7および８のゲート・ソース
間にかかる電圧が電源VCCの印加電圧からトランジスタQ
3、Q4のベース・エミッタ間電圧を差し引いた電圧の時
にはＨレベルとして、さらに前記Ｈレベルの電圧から抵
抗R1もしくはR2による電圧降下を差し引いた電圧の時に
はＬレベルとしている。
間にかかる電圧が電源VCCの印加電圧からトランジスタQ
3、Q4のベース・エミッタ間電圧を差し引いた電圧の時
にはＨレベルとして、さらに前記Ｈレベルの電圧から抵
抗R1もしくはR2による電圧降下を差し引いた電圧の時に
はＬレベルとしている。
尚、このレベル変換回路は、図中のカレントパスのラ
インＡおよびＢにはスタンバイ時に電流I1およびI2が常
に流れている。この回路も第３図のレベル変換回路と同
様に伝達遅延時間の高速性を維持するための消費電力を
必要としている。また、これ以上に伝達遅延時間を高速
化するにはトランジスタM7およびM8の素子サイズを大き
くする必要があり、さらに消費電力が増加することにな
る。
インＡおよびＢにはスタンバイ時に電流I1およびI2が常
に流れている。この回路も第３図のレベル変換回路と同
様に伝達遅延時間の高速性を維持するための消費電力を
必要としている。また、これ以上に伝達遅延時間を高速
化するにはトランジスタM7およびM8の素子サイズを大き
くする必要があり、さらに消費電力が増加することにな
る。
なお前述したような消費電力が増加すると、回路素子
自体の発熱量が増すという問題も生じていくる。
自体の発熱量が増すという問題も生じていくる。
（発明が解決しようとする課題） 前述した第３図に示すような構成のレベル変換回路に
おいて、消費電力の低減を図ろうとすると、差動ペアト
ランジスタQ1およびQ2の負荷となっているトランジスタ
M1およびM2によって、伝達遅延時間と消費電流が大きく
影響される。
おいて、消費電力の低減を図ろうとすると、差動ペアト
ランジスタQ1およびQ2の負荷となっているトランジスタ
M1およびM2によって、伝達遅延時間と消費電流が大きく
影響される。
すなわち、伝達遅延時間の高速性を維持するためにト
ランジスタM1およびM2のスイッチング動作を高速化し、
トランジスタM3およびM4の電流能力を得るために前記差
動ペアトランジスタから十分な電流が必要であり、これ
を低減すると前記スイッチング動作が遅くなると共に特
に前記電流能力の低下が問題になる。
ランジスタM1およびM2のスイッチング動作を高速化し、
トランジスタM3およびM4の電流能力を得るために前記差
動ペアトランジスタから十分な電流が必要であり、これ
を低減すると前記スイッチング動作が遅くなると共に特
に前記電流能力の低下が問題になる。
また前述した第５図に示すような構成のレベル変換回
路においては、スタンバイ時でも常にスタンバイ電流が
流れており、これを低減するとスイッチング動作が遅く
なり、さらにH/Lレベルのレベル差にも影響する。
路においては、スタンバイ時でも常にスタンバイ電流が
流れており、これを低減するとスイッチング動作が遅く
なり、さらにH/Lレベルのレベル差にも影響する。
そこで本発明は、レベル変換回路の伝達遅延時間の高
速性を維持すると共に、消費電流（消費電力）が低下す
るように改良したレベル変換回路を提供することを目的
とする。
速性を維持すると共に、消費電流（消費電力）が低下す
るように改良したレベル変換回路を提供することを目的
とする。
［発明の構成］ （課題を解決するための手段） ２つの出力端を有し、２つの入力信号の電位差に応じ
て、互い違いに駆動する入力差動手段（Q1,Q2）と、前
記入力差動手段の各出力端にそれぞれ接続され、該入力
差動手段の駆動に応じて互い違いに駆動し、電源電圧を
所望のレベルまで減じた電圧を出力する第1,第２トラン
ジスタからなるスイッチ手段（Q3,Q4）と、前記第２ト
ランジスタ（Q4）の出力端と接地の間に設けられ、異な
るチャンネルで電流通路が直列になるようにインバータ
接続される第5,第６トランジスタ（M11,M12）からな
り、それぞれの制御電極を、前記第１トランジスタに連
動する第３トランジスタ（M9）の出力端に接続するイン
バータ出力手段と、前記第１トランジスタ（Q3）の出力
端と接地の間に設けられ、異なるチャンネルで電流通路
が直列になるように接続される第3,第４トランジスタ
（M9,M10）からなり、該第３トランジスタの制御電極を
接地し、該第４トランジスタの制御電極を前記第２トラ
ンジスタの出力端に接続し、前記第１トランジスタの駆
動時に前記第5,第６トランジスタを駆動させる駆動開始
電圧より高い電圧値及び前記第２トランジスタの駆動時
に第5,第６トランジスタを停止させる駆動停止電圧より
低い電圧値のいずれかを出力する手段と、前記第5,第６
トランジスタの接続箇所に設けられた外部出力端子と、
を具備し、前記第１トランジスタの駆動時に、前記第６
トランジスタを駆動させて外部出力端子から接地電位を
低レベル信号として出力し、前記第２トランジスタを駆
動時に前記第５トランジスタを駆動させて、前記所望の
レベルに減じた電圧を高レベル信号として出力するレベ
ル変換回路を提供する。
て、互い違いに駆動する入力差動手段（Q1,Q2）と、前
記入力差動手段の各出力端にそれぞれ接続され、該入力
差動手段の駆動に応じて互い違いに駆動し、電源電圧を
所望のレベルまで減じた電圧を出力する第1,第２トラン
ジスタからなるスイッチ手段（Q3,Q4）と、前記第２ト
ランジスタ（Q4）の出力端と接地の間に設けられ、異な
るチャンネルで電流通路が直列になるようにインバータ
接続される第5,第６トランジスタ（M11,M12）からな
り、それぞれの制御電極を、前記第１トランジスタに連
動する第３トランジスタ（M9）の出力端に接続するイン
バータ出力手段と、前記第１トランジスタ（Q3）の出力
端と接地の間に設けられ、異なるチャンネルで電流通路
が直列になるように接続される第3,第４トランジスタ
（M9,M10）からなり、該第３トランジスタの制御電極を
接地し、該第４トランジスタの制御電極を前記第２トラ
ンジスタの出力端に接続し、前記第１トランジスタの駆
動時に前記第5,第６トランジスタを駆動させる駆動開始
電圧より高い電圧値及び前記第２トランジスタの駆動時
に第5,第６トランジスタを停止させる駆動停止電圧より
低い電圧値のいずれかを出力する手段と、前記第5,第６
トランジスタの接続箇所に設けられた外部出力端子と、
を具備し、前記第１トランジスタの駆動時に、前記第６
トランジスタを駆動させて外部出力端子から接地電位を
低レベル信号として出力し、前記第２トランジスタを駆
動時に前記第５トランジスタを駆動させて、前記所望の
レベルに減じた電圧を高レベル信号として出力するレベ
ル変換回路を提供する。
（作 用） 以上のような構成によると、本発明のレベル変換回路
は、伝達遅延時間の高速性を維持し、且つ消費電力を低
減することができる。
は、伝達遅延時間の高速性を維持し、且つ消費電力を低
減することができる。
（実施例） 以下、図面を参照して本発明の一実施例につき詳細に
説明する。
説明する。
第１図は本発明のレベル変換回路の一実施例としての
ECL−CMOSレベル変換回路構成を示すものである。
ECL−CMOSレベル変換回路構成を示すものである。
すなわち第１図の構成を説明すると、入力端子１より
入力信号がベースに供給されるトランジスタQ1および入
力端子２より基準電位がベースに供給されるトランジス
タQ2からなる差動ペアトランジスタの各コレクタが抵抗
R1,R2を介して電源VCCに接続され、また前記トランジス
タQ1のコレクタはエミッタホロワトランジスタQ3のベー
スに接続され、前記トランジスタQ2のコレクタはエミッ
タホロワトランジスタQ4のベースに接続される。さらに
前記トランジスタQ1およびQ2のそれぞれのエミッタは共
通して、定電流源I3を介して接地されている。
入力信号がベースに供給されるトランジスタQ1および入
力端子２より基準電位がベースに供給されるトランジス
タQ2からなる差動ペアトランジスタの各コレクタが抵抗
R1,R2を介して電源VCCに接続され、また前記トランジス
タQ1のコレクタはエミッタホロワトランジスタQ3のベー
スに接続され、前記トランジスタQ2のコレクタはエミッ
タホロワトランジスタQ4のベースに接続される。さらに
前記トランジスタQ1およびQ2のそれぞれのエミッタは共
通して、定電流源I3を介して接地されている。
そして前記トランジスタQ3は、それのコレクタが前記
電源VCCに接続され、且つエミッタが、ゲートを接地し
たＰチャンネルMOSトランジスタM9の一方の制御電極
（ドレイン）に接続される。さらに前記トランジスタM9
の他方の制御電極（ソース）がＮチャンネルMOSトラン
ジスタM10の他方の制御電極（ソース）に接続される。
このトランジスタM10は、それの一方の制御電極（ドレ
イン）が接地され、且つ入力電極（ゲート）が前記トラ
ンジスタQ4のエミッタに接続される。
電源VCCに接続され、且つエミッタが、ゲートを接地し
たＰチャンネルMOSトランジスタM9の一方の制御電極
（ドレイン）に接続される。さらに前記トランジスタM9
の他方の制御電極（ソース）がＮチャンネルMOSトラン
ジスタM10の他方の制御電極（ソース）に接続される。
このトランジスタM10は、それの一方の制御電極（ドレ
イン）が接地され、且つ入力電極（ゲート）が前記トラ
ンジスタQ4のエミッタに接続される。
また前記トランジスタQ4は、それのコレクタが電源VC
Cに接続され、且つエミッタがＰチャンネルMOSトランジ
スタM11のドレインに接続される。前記トランジスタM11
はそれのソースがＮチャンネルトランジスタM12のソー
スに接続される。これらのＰおよびＮチャンネルMOSト
ランジスタによってインバータ手段（インバータ）が構
成される さらに、前記トランジスタM11およびM12のゲートは、
前記トランジスタM9とM10の接続中点に共通接続され、
前記トランジスタM11およびM12のソースの接続中点が出
力端子３と接続される。
Cに接続され、且つエミッタがＰチャンネルMOSトランジ
スタM11のドレインに接続される。前記トランジスタM11
はそれのソースがＮチャンネルトランジスタM12のソー
スに接続される。これらのＰおよびＮチャンネルMOSト
ランジスタによってインバータ手段（インバータ）が構
成される さらに、前記トランジスタM11およびM12のゲートは、
前記トランジスタM9とM10の接続中点に共通接続され、
前記トランジスタM11およびM12のソースの接続中点が出
力端子３と接続される。
つぎに第２図の電圧波形図を参照して、以上の構成に
おいて動作を説明する。この電圧波形図は第１図の測定
点Ｃ乃至Ｆにおける各トランジスタの動作による電圧レ
ベルを示し、入力信号によって前記トランジスタQ3がオ
ンし、トランジスタQ4がオフしている場合に、第１図中
のラインA1に電流I1aが流れている。このラインA1中の
測定点Ｃが高（Ｈ）レベルになり、前記トランジスタM9
がオンして測定点ＥがＨレベルになっている。
おいて動作を説明する。この電圧波形図は第１図の測定
点Ｃ乃至Ｆにおける各トランジスタの動作による電圧レ
ベルを示し、入力信号によって前記トランジスタQ3がオ
ンし、トランジスタQ4がオフしている場合に、第１図中
のラインA1に電流I1aが流れている。このラインA1中の
測定点Ｃが高（Ｈ）レベルになり、前記トランジスタM9
がオンして測定点ＥがＨレベルになっている。
さらに前記トランジスタQ4がオフとすると、前記測定
点ＣのＨレベルをゲートに供給するトランジスタM12が
オンしているため、CMOSに供給するインバータ出力値
（測定点Ｆ）は低（Ｌ）レベルの出力となる。
点ＣのＨレベルをゲートに供給するトランジスタM12が
オンしているため、CMOSに供給するインバータ出力値
（測定点Ｆ）は低（Ｌ）レベルの出力となる。
このため前記トランジスタM10のゲートが接続してい
る測定点Ｄは低（Ｌ）レベルとなり、トランジスタM10
のゲート・ソース間電圧ＶGSに従来はＨレベルのものが
Ｌレベルの電圧に低減して供給され、ドレイン電流を低
減させている。従って、前記ラインA1に流れる前記電流
I1aが低減される。
る測定点Ｄは低（Ｌ）レベルとなり、トランジスタM10
のゲート・ソース間電圧ＶGSに従来はＨレベルのものが
Ｌレベルの電圧に低減して供給され、ドレイン電流を低
減させている。従って、前記ラインA1に流れる前記電流
I1aが低減される。
これとは逆に前記トランジスタQ3がオフし、トランジ
スタQ4がオンしている場合に、前記測定点ＣはＬレベ
ル、第１図中のラインＢに電流I2aが流れる。
スタQ4がオンしている場合に、前記測定点ＣはＬレベ
ル、第１図中のラインＢに電流I2aが流れる。
そして前記測定点ＤはＨレベルになり前記トランジス
タM10がオンし、前記測定点Ｅは接地電位に近づく。つ
まり前記トランジスタM12の立ち上がり電圧Vthは、従来
の構成である第５図に示したトランジスタM5のソース・
接地間の電圧分だけ降下したことになると共にインバー
タ出力値（測定点Ｆ）は（Ｈ）レベルの出力となる。
タM10がオンし、前記測定点Ｅは接地電位に近づく。つ
まり前記トランジスタM12の立ち上がり電圧Vthは、従来
の構成である第５図に示したトランジスタM5のソース・
接地間の電圧分だけ降下したことになると共にインバー
タ出力値（測定点Ｆ）は（Ｈ）レベルの出力となる。
従って入力信号の電圧により、前記トランジスタM11
およびM12の立ち上がり電圧Vth（第２図中の点G,Kで示
す）が可変され、スタンバイ時の電流I1が低減されたと
しても伝達遅延時間を維持することができる。
およびM12の立ち上がり電圧Vth（第２図中の点G,Kで示
す）が可変され、スタンバイ時の電流I1が低減されたと
しても伝達遅延時間を維持することができる。
以上、この実施例を説明したが、本発明はこのような
実施例に限定されるものではなく、他にも発明の要旨を
逸脱しない範囲で種々の変形や応用が可能であることは
勿論である。
実施例に限定されるものではなく、他にも発明の要旨を
逸脱しない範囲で種々の変形や応用が可能であることは
勿論である。
［発明の効果］ 以上記述したように本発明によれば、エミッタホロワ
構成内に逆相電流によって動作するトランジスタを用い
たことにより、スタンバイ時に常時流れている電流がシ
フトされて低減し、低消費電力化を図ることができる。
さらに出力段にインバータ手段を用いたことにより、レ
ベル変換回路の伝達遅延時間の高速性を維持しつつ、低
消費電力化を図ることができる。
構成内に逆相電流によって動作するトランジスタを用い
たことにより、スタンバイ時に常時流れている電流がシ
フトされて低減し、低消費電力化を図ることができる。
さらに出力段にインバータ手段を用いたことにより、レ
ベル変換回路の伝達遅延時間の高速性を維持しつつ、低
消費電力化を図ることができる。
第１図は本発明の一実施例としてのECL−CMOSレベル変
換回路の回路図、第２図は第１図に示したレベル変換回
路内の特定点の電圧波形図、第３図は従来の第１のECL
−CMOSレベル変換回路の回路図、第４図はMOSトランジ
スタのゲート・ソース間の短絡接続した場合のドレイン
電流−ゲート・ソース間電圧の特性図、第５図は第２の
従来のECL−CMOSレベル変換回路の回路図。 Q1,Q2,M1乃至M12……トランジスタ。
換回路の回路図、第２図は第１図に示したレベル変換回
路内の特定点の電圧波形図、第３図は従来の第１のECL
−CMOSレベル変換回路の回路図、第４図はMOSトランジ
スタのゲート・ソース間の短絡接続した場合のドレイン
電流−ゲート・ソース間電圧の特性図、第５図は第２の
従来のECL−CMOSレベル変換回路の回路図。 Q1,Q2,M1乃至M12……トランジスタ。
Claims (2)
- 【請求項１】２つの出力端を有し、２つの入力信号の電
位差に応じて、互い違いに駆動する入力差動手段（Q1,Q
2）と、 前記入力差動手段の各出力端にそれぞれ接続され、該入
力差動手段の駆動に応じて互い違いに駆動し、電源電圧
を所望のレベルまで減じた電圧を出力する第1,第２トラ
ンジスタからなるスイッチ手段（Q3,Q4）と、 前記第２トランジスタ（Q4）の出力端と接地の間に設け
られ、異なるチャンネルで電流通路が直列になるように
インバータ接続される第5,第６トランジスタ（M11,M1
2）からなり、それぞれの制御電極を、前記第１トラン
ジスタに連動する第３トランジスタ（M9）の出力端に接
続するインバータ出力手段と、 前記第１トランジスタ（Q3）の出力端と接地の間に設け
られ、異なるチャンネルで電流通路が直列になるように
接続される第3,第４トランジスタ（M9,M10）からなり、
該第３トランジスタの制御電極を接地し、該第４トラン
ジスタの制御電極を前記第２トランジスタの出力端に接
続し、前記第１トランジスタの駆動時に前記第5,第６ト
ランジスタを駆動させる駆動開始電圧より高い電圧値及
び前記第２トランジスタの駆動時に第5,第６トランジス
タを停止させる駆動停止電圧より低い電圧値のいずれか
を出力する手段と、 前記第5,第６トランジスタの接続箇所に設けられた外部
出力端子と、 を具備し、 前記第１トランジスタの駆動時に、前記第６トランジス
タを駆動させて外部出力端子から接地電位を低レベル信
号として出力し、前記第２トランジスタを駆動時に前記
第５トランジスタを駆動させて、前記所望のレベルに減
じた電圧を高レベル信号として出力することを特徴とす
るレベル変換回路。 - 【請求項２】入力信号に応じて切換動作する入力差動ペ
アトランジスタと、 この入力差動ペアトランイスタの各基準電圧出力をそれ
ぞれのベースに受け、それぞれのコレクタに電源が供給
される第１及び第２のエミッタホロワトランジスタと、 前記第１のエミッタホロワトランジスタのエミッタにド
レインが接続され、ゲートが接地され、ソースから前記
基準電圧出力を所定レベルに変換した所定電圧出力を出
力する第３のＰチャンネルトランジスタと、 前記第３のＰチャンネルトランジスタのソースにソース
が接続され、ドレインが接地され、ゲートが前記第２の
エミッタホロワトランジスタのエミッタに接続されて、
該第２のエミッタホロワトランジスタからの基準電圧出
力によって動作し、前記第１のエミッタホロワトランジ
スタの前記所定レベル出力を、さらに低レベル側にシフ
トした低レベル出力を出力する第４のＮチャンネルトラ
ンジスタと、 それぞれのゲートが前記第３のＰチャンネルトランジス
タのソースに接続され、ドレインが第２のエミッタホロ
ワトランジスタのエミッタに接続される第５のＰチャン
ネルトランジスタと、該第５のＰチャンネルトランジス
タのソースにソースを接続して、ドレインが接地する第
６のＮチャンネルトランジスタと、でインバータ接続さ
れるインバータ手段と、 前記インバータ手段の第５のＰチャンネルトランジスタ
のソースと第６のＮチャンネルトランジスタのソースと
が接続された中間点に設けられた外部出力端子と、を具
備し、 前記第２のエミッタホロワトランジスタの動作に前記第
４のＮチャンネルトランジスタを連動させて、前記所定
レベル出力と低レベル出力を切換えて前記インバータ手
段に入力し動作させ、前記外部出力端子から異なる２つ
のレベルの出力を出力するレベル変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237456A JPH082019B2 (ja) | 1989-09-13 | 1989-09-13 | レベル変換回路 |
| US07/580,559 US5075579A (en) | 1989-09-13 | 1990-09-11 | Level shift circuit for achieving a high-speed processing and an improved output current capability |
| KR1019900014336A KR930004351B1 (ko) | 1989-09-13 | 1990-09-12 | 레벨 변환회로 |
| EP90117658A EP0417786B1 (en) | 1989-09-13 | 1990-09-13 | A level shift circuit for achieving a high-speed processing and an improved output current capability |
| DE69014035T DE69014035T2 (de) | 1989-09-13 | 1990-09-13 | Pegelverschiebeschaltung zum Erzielen einer Hochgeschwindigkeits-Verarbeitung und einer verbesserten Ausgangsstrom-Speisefähigkeit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237456A JPH082019B2 (ja) | 1989-09-13 | 1989-09-13 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0399516A JPH0399516A (ja) | 1991-04-24 |
| JPH082019B2 true JPH082019B2 (ja) | 1996-01-10 |
Family
ID=17015613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237456A Expired - Fee Related JPH082019B2 (ja) | 1989-09-13 | 1989-09-13 | レベル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5075579A (ja) |
| EP (1) | EP0417786B1 (ja) |
| JP (1) | JPH082019B2 (ja) |
| KR (1) | KR930004351B1 (ja) |
| DE (1) | DE69014035T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4000665A1 (de) * | 1990-01-11 | 1991-07-18 | Siemens Ag | Integrierbare transistorschaltstufe der logik-familie ntl |
| JP2855802B2 (ja) * | 1990-06-27 | 1999-02-10 | 日本電気株式会社 | レベル変換回路 |
| US5254887A (en) * | 1991-06-27 | 1993-10-19 | Nec Corporation | ECL to BiCMIS level converter |
| JP2839047B2 (ja) * | 1991-10-25 | 1998-12-16 | 日本電気株式会社 | 半導体回路 |
| JP2546489B2 (ja) * | 1993-04-23 | 1996-10-23 | 日本電気株式会社 | レベル変換回路 |
| JP3019668B2 (ja) * | 1993-05-21 | 2000-03-13 | 日本電気株式会社 | 半導体論理回路 |
| DE4409453A1 (de) * | 1994-03-18 | 1995-09-21 | Thomson Brandt Gmbh | BiCMOS-Pegelwandler ECL-CMOS |
| US5485106A (en) * | 1994-04-05 | 1996-01-16 | Sun Microsystems, Inc. | ECL to CMOS converter |
| DE19601630C1 (de) * | 1996-01-18 | 1997-06-26 | Telefunken Microelectron | Schaltungsanordnung zur Pegelumsetzung |
| JP3123463B2 (ja) * | 1997-05-16 | 2001-01-09 | 日本電気株式会社 | レベル変換回路 |
| JP6398411B2 (ja) * | 2014-07-17 | 2018-10-03 | 富士電機株式会社 | 半導体装置および電力変換装置 |
| JP6498649B2 (ja) * | 2016-10-17 | 2019-04-10 | 株式会社東海理化電機製作所 | レベルシフタ |
| US11682433B2 (en) | 2021-08-30 | 2023-06-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple stack high voltage circuit for memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4379267A (en) * | 1980-06-25 | 1983-04-05 | Mostek Corporation | Low power differential amplifier |
| JPS5943631A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | レベル変換入力回路 |
| JPH0773205B2 (ja) * | 1983-12-20 | 1995-08-02 | 株式会社日立製作所 | レベル変換回路 |
| JPS6119226A (ja) * | 1984-07-05 | 1986-01-28 | Hitachi Ltd | レベル変換回路 |
| DE3689462T2 (de) * | 1985-10-23 | 1994-07-07 | Nippon Electric Co | Logische Schaltung. |
| JPS6468019A (en) * | 1987-09-08 | 1989-03-14 | Hitachi Ltd | Level converting circuit |
| JPS6474823A (en) * | 1987-09-17 | 1989-03-20 | Fujitsu Ltd | Emitter follower circuit |
-
1989
- 1989-09-13 JP JP1237456A patent/JPH082019B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-11 US US07/580,559 patent/US5075579A/en not_active Expired - Lifetime
- 1990-09-12 KR KR1019900014336A patent/KR930004351B1/ko not_active Expired - Fee Related
- 1990-09-13 DE DE69014035T patent/DE69014035T2/de not_active Expired - Fee Related
- 1990-09-13 EP EP90117658A patent/EP0417786B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0399516A (ja) | 1991-04-24 |
| DE69014035D1 (de) | 1994-12-15 |
| EP0417786A3 (en) | 1991-05-02 |
| DE69014035T2 (de) | 1995-04-27 |
| EP0417786B1 (en) | 1994-11-09 |
| KR910007277A (ko) | 1991-04-30 |
| EP0417786A2 (en) | 1991-03-20 |
| US5075579A (en) | 1991-12-24 |
| KR930004351B1 (ko) | 1993-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5144174A (en) | Programmable delay circuit having a buffer stage connected in cascode between the outputs of a plurality of differential amplifiers and the output terminal | |
| US4464587A (en) | Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section | |
| US4274014A (en) | Switched current source for current limiting complementary symmetry inverter | |
| JPH0777346B2 (ja) | 論理レベル変換回路 | |
| EP0225249B1 (en) | Cmos current switching circuit | |
| JPS63193720A (ja) | 論理回路 | |
| KR900008802B1 (ko) | Bimos 논리회로 | |
| JPH082019B2 (ja) | レベル変換回路 | |
| EP0485973B1 (en) | Switching constant current source circuit | |
| JPH0693615B2 (ja) | ドライバ回路 | |
| US5214328A (en) | ECL to CMOS level conversion circuit | |
| US5198704A (en) | Bi-CMOS output circuit with limited output voltage | |
| US5144164A (en) | BiCMOS current switching circuit having a plurality of resistors of a specified value | |
| KR100357967B1 (ko) | 바이씨모스(BiCMOS)에미터결합로직-씨모스레벨변환기 | |
| JPH02228813A (ja) | バイポーラ・ｍｏｓ論理回路および半導体集積回路 | |
| US4965471A (en) | BI-CMOS clock driver with reduced crossover current | |
| JPH08251007A (ja) | ＢｉＣＭＯＳ論理ゲート回路 | |
| JP3082336B2 (ja) | Ｅｃｌ−ｃｍｏｓレベル変換回路 | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| US6380794B1 (en) | Hybrid circuit having current source controlled by a comparator | |
| JPS63276316A (ja) | 発振回路 | |
| US5162673A (en) | Bi-CMOS logic circuit | |
| JP2853280B2 (ja) | 出力回路 | |
| JP3003594B2 (ja) | スリーステート型ｅｃｌ回路 | |
| JPH09232931A (ja) | 差動スイッチング回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |