JPH0454991B2 - - Google Patents
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- Publication number
- JPH0454991B2 JPH0454991B2 JP6826383A JP6826383A JPH0454991B2 JP H0454991 B2 JPH0454991 B2 JP H0454991B2 JP 6826383 A JP6826383 A JP 6826383A JP 6826383 A JP6826383 A JP 6826383A JP H0454991 B2 JPH0454991 B2 JP H0454991B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- semiconductor
- boundary
- slice
- devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/60—Arrangements for protection of devices protecting against electrostatic charges or discharges, e.g. Faraday shields
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/91—Controlling charging state at semiconductor-insulator interface
Landscapes
- Dicing (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
発明の分野
本発明は、半導体装置における歩留まりを向上
させることに関し、さらに詳しくは、工程の全て
の段階の間、広い領域を持つ金属−絶縁体−半導
体−装置上の個々の装置のゲートの保護に関す
る。
させることに関し、さらに詳しくは、工程の全て
の段階の間、広い領域を持つ金属−絶縁体−半導
体−装置上の個々の装置のゲートの保護に関す
る。
発明の背景
本明細書中では、金属−絶縁体−半導体
（MIS）装置は、絶縁体によつて半導体から絶縁
されたゲートを持つ装置を意味している。ゲート
は典型的には金属であるがポリシリコンのような
金属以外の材料であつてもよい。バーチヤル相
（仮想相）電荷結合素子アレイのような大規模領
域MISアレイは、製造工程の様々の段階の間に起
こる静電荷の蓄積及び次に起こる急激な放電に対
し損傷を受けやすい。静電気放電は、誘電層の材
料の降伏点まで達するか又は、それを越える場
合、ゲートとこれに対応する対向電極の間の誘電
体層に損傷を与えたり、又は破壊したりする程の
エネルギーを発生する場合もありうる。
（MIS）装置は、絶縁体によつて半導体から絶縁
されたゲートを持つ装置を意味している。ゲート
は典型的には金属であるがポリシリコンのような
金属以外の材料であつてもよい。バーチヤル相
（仮想相）電荷結合素子アレイのような大規模領
域MISアレイは、製造工程の様々の段階の間に起
こる静電荷の蓄積及び次に起こる急激な放電に対
し損傷を受けやすい。静電気放電は、誘電層の材
料の降伏点まで達するか又は、それを越える場
合、ゲートとこれに対応する対向電極の間の誘電
体層に損傷を与えたり、又は破壊したりする程の
エネルギーを発生する場合もありうる。
この静電荷の蓄積は、大規模領域装置のゲート
構造が容量素子として機能するため回避すること
はできない。ゲートによつて示される大規模容量
は、上記で示したように誘電体層に損傷を与える
だけのエネルギーを蓄積することができる。蓄積
された電位が誘電層の降伏点まで達するか又はこ
れを越える時は誘電体層の局所的な区域、典型的
には、最も弱い地点で通常放電が起こる。誘電体
層の小さな点を通つて起こるこのエネルギーの放
電によつて回復不可能な構造的損傷が誘電体に発
生してしまう。この損傷によつてゲートに短絡が
起こつたり、大きな暗電流スポツトができたり
し、故に欠陥装置を生むことになる。
構造が容量素子として機能するため回避すること
はできない。ゲートによつて示される大規模容量
は、上記で示したように誘電体層に損傷を与える
だけのエネルギーを蓄積することができる。蓄積
された電位が誘電層の降伏点まで達するか又はこ
れを越える時は誘電体層の局所的な区域、典型的
には、最も弱い地点で通常放電が起こる。誘電体
層の小さな点を通つて起こるこのエネルギーの放
電によつて回復不可能な構造的損傷が誘電体に発
生してしまう。この損傷によつてゲートに短絡が
起こつたり、大きな暗電流スポツトができたり
し、故に欠陥装置を生むことになる。
静電荷の蓄積を起こす可能性を持つ典型的な工
程操作の例としては、イオン注入技術がある。典
型的な注入量を用いて注入を行うことによつて基
板に比較してゲートに電荷が蓄積されるようにな
り、電界強度が誘電体の絶縁耐力を越えるように
なる。
程操作の例としては、イオン注入技術がある。典
型的な注入量を用いて注入を行うことによつて基
板に比較してゲートに電荷が蓄積されるようにな
り、電界強度が誘電体の絶縁耐力を越えるように
なる。
本発明以前は、静電荷の蓄積からゲートを保護
する方法は、典型的に、金属層を作つた後でゲー
トを通常は金属バス線を通して抵抗又はダイオー
ドのような保護素子と接続する方法に限られてい
る。
する方法は、典型的に、金属層を作つた後でゲー
トを通常は金属バス線を通して抵抗又はダイオー
ドのような保護素子と接続する方法に限られてい
る。
故に、本発明の目的はゲートを製造する時点で
イオン注入又は他の工程を行う間にスライスの端
の部分又は、ホルダーと接触する箇所にあらかじ
め損傷区域を設けておいてこれを通して危険な蓄
積エネルギーを流出させるか又は放電するという
特徴を持つ構造を提供することである。
イオン注入又は他の工程を行う間にスライスの端
の部分又は、ホルダーと接触する箇所にあらかじ
め損傷区域を設けておいてこれを通して危険な蓄
積エネルギーを流出させるか又は放電するという
特徴を持つ構造を提供することである。
発明の概要
ここに参照として示される米国特許
第3914127号に開示されているような典型的な製
造工程において、半導体スライスは、多数の個々
のユニツトに分割される。これらのユニツトは、
お互いに等間隔で配置され、後で行われるさいの
目状に切断する工程で使用される描線及びその他
の境界線で完全に分けられている。
造工程において、半導体スライスは、多数の個々
のユニツトに分割される。これらのユニツトは、
お互いに等間隔で配置され、後で行われるさいの
目状に切断する工程で使用される描線及びその他
の境界線で完全に分けられている。
上記で示したようなスライスでは、保護手段が
講じられていない場合各々の装置で少くとも１つ
の放電によつて起こつた欠陥が生まれ、故に全て
の装置が使用不可能になつてしまう。しかしなが
ら、本発明では、全ての装置のゲートは、描線を
越えて相互に接続され「スーパーゲート」とでも
呼ぶべきものが形成され降伏／放電は、１つ又は
少数の装置のみで起こる。
講じられていない場合各々の装置で少くとも１つ
の放電によつて起こつた欠陥が生まれ、故に全て
の装置が使用不可能になつてしまう。しかしなが
ら、本発明では、全ての装置のゲートは、描線を
越えて相互に接続され「スーパーゲート」とでも
呼ぶべきものが形成され降伏／放電は、１つ又は
少数の装置のみで起こる。
ゲートの相互接続に加えて、各々の別個な装置
のゲートを大きな値を持つ抵抗を通し設置電位又
は、何らかの基準電位に接続する配線を設けて装
置の中に装置の保護に不可欠な部分が設けられ
る。この接続は、スライスを個々の装置に切断す
る以前であれば工程の適当な時期で金属層を作る
ことによつて作成される。このようにゲートと接
地電位又は、他の基準電位の間に抵抗を介した通
路を作ることによつて蓄積された電荷を放出する
ことができるようになるので、故に切断工程やそ
の後の個々の装置で行われる工程によつて電荷が
蓄積される可能性のある間もゲートは保護され
る。抵抗素子の抵抗の大きさは、装置の応用例に
よつて大部分は決定される。一般に抵抗は、使お
うとする応用例の中の通常の回路を妨害しないよ
うに十分大きくする必要がある。
のゲートを大きな値を持つ抵抗を通し設置電位又
は、何らかの基準電位に接続する配線を設けて装
置の中に装置の保護に不可欠な部分が設けられ
る。この接続は、スライスを個々の装置に切断す
る以前であれば工程の適当な時期で金属層を作る
ことによつて作成される。このようにゲートと接
地電位又は、他の基準電位の間に抵抗を介した通
路を作ることによつて蓄積された電荷を放出する
ことができるようになるので、故に切断工程やそ
の後の個々の装置で行われる工程によつて電荷が
蓄積される可能性のある間もゲートは保護され
る。抵抗素子の抵抗の大きさは、装置の応用例に
よつて大部分は決定される。一般に抵抗は、使お
うとする応用例の中の通常の回路を妨害しないよ
うに十分大きくする必要がある。
故に、ここで示す方法では装置がパツケージさ
れるまで常にデポジシヨンからゲートを完全に保
護する。
れるまで常にデポジシヨンからゲートを完全に保
護する。
発明の詳細な説明
以下、図面を参照しながら実施例と関連づけて
本発明を詳細に説明する。
本発明を詳細に説明する。
第１図では、表面を装置が構成される区域に分
ける線描き（スクライビング）が行われる前の典
型的な半導体スライスが示されている。この描線
２がスライス１の表面を個々の装置の島に分けて
いる。
ける線描き（スクライビング）が行われる前の典
型的な半導体スライスが示されている。この描線
２がスライス１の表面を個々の装置の島に分けて
いる。
第１図のスライスの表面の拡大図は、部分的に
第２図に示されている。各々の正方形３は描線区
域５によつてお互いに分離されている装置が作ら
れる島状区域を示している。各々の装置は、境界
区域６に囲まれ、境界区域６は相互接続部４によ
つて描線区域５を越えて隣接する装置の境界区域
と接続している。境界区域６及び相互接続部４は
製造工程上ゲートが作られる時点で同時に作られ
る。
第２図に示されている。各々の正方形３は描線区
域５によつてお互いに分離されている装置が作ら
れる島状区域を示している。各々の装置は、境界
区域６に囲まれ、境界区域６は相互接続部４によ
つて描線区域５を越えて隣接する装置の境界区域
と接続している。境界区域６及び相互接続部４は
製造工程上ゲートが作られる時点で同時に作られ
る。
第３図は、ゲート相互接続４、境界区域６及び
ゲート７を示す大規模領域MIS装置の概略図であ
る。
ゲート７を示す大規模領域MIS装置の概略図であ
る。
第３図の装置の拡大図が第４図に示されてい
る。抵抗素子１１は金属電極１２によつて接地電
位又は、通常は装置基板電位である基準電位に接
続される。金属層の形成工程以前で、電極が抵抗
と基準電位の間に作られた時点で抵抗はゲート７
と境界区域６を結ぶ接続線として機能する。相互
接続ストリツプ４が設置されると、スライス上の
装置と装置間の相互接続が形成される。切断する
前に行う金属層形成工程で金属相互接続部１２が
形成されると、各々のゲートは装置上の接置電位
又は基準電位に接続される。故に個々のゲートに
はいずれも静電荷による損傷を起こすことなく、
スライスは個々の装置に切断される。
る。抵抗素子１１は金属電極１２によつて接地電
位又は、通常は装置基板電位である基準電位に接
続される。金属層の形成工程以前で、電極が抵抗
と基準電位の間に作られた時点で抵抗はゲート７
と境界区域６を結ぶ接続線として機能する。相互
接続ストリツプ４が設置されると、スライス上の
装置と装置間の相互接続が形成される。切断する
前に行う金属層形成工程で金属相互接続部１２が
形成されると、各々のゲートは装置上の接置電位
又は基準電位に接続される。故に個々のゲートに
はいずれも静電荷による損傷を起こすことなく、
スライスは個々の装置に切断される。
抵抗素子１１の典型的な抵抗値はほぼ100KΩ
である。しかしながら装置の応用例に依つてこの
値は数千オームから数オームまでの範囲で変える
ことができる。ある装置に対する最小の抵抗値
は、その装置に損傷を与える程の電力を装置が出
力する必要のある抵抗値より僅か上の値以上であ
る必要がある。また抵抗値の上限は、抵抗があま
りに大きくて、これに接続される回路に対し開回
路を形成するようになり、そのためにゲートの保
護の役目を果たさない値にまで達しないように設
定する。
である。しかしながら装置の応用例に依つてこの
値は数千オームから数オームまでの範囲で変える
ことができる。ある装置に対する最小の抵抗値
は、その装置に損傷を与える程の電力を装置が出
力する必要のある抵抗値より僅か上の値以上であ
る必要がある。また抵抗値の上限は、抵抗があま
りに大きくて、これに接続される回路に対し開回
路を形成するようになり、そのためにゲートの保
護の役目を果たさない値にまで達しないように設
定する。
スライス上の全ての装置のゲートを相互に接続
すると、静電荷が蓄積した結果起こる誘電体層を
貫く静電荷の放電及び降伏の発生から全てのゲー
トを保護するということがゲート形成時に確立さ
れ、その後の装置の製造工程中維持されるという
利点を有している。この結果、従来の歩留りより
はるかに高い歩留まりの装置がスライスから得ら
れるようになる。
すると、静電荷が蓄積した結果起こる誘電体層を
貫く静電荷の放電及び降伏の発生から全てのゲー
トを保護するということがゲート形成時に確立さ
れ、その後の装置の製造工程中維持されるという
利点を有している。この結果、従来の歩留りより
はるかに高い歩留まりの装置がスライスから得ら
れるようになる。
ここに示した装置の製造工程の間、連続してゲ
ートを保護する方法は、大規模領域MIS装置の製
造技術を非常に進歩させるものである。本発明は
上述の特定の実施例に限定されずその変形及び改
変を考えることはできるがこれらは本発明の精神
及び趣旨の中に含まれるものであると考える。
ートを保護する方法は、大規模領域MIS装置の製
造技術を非常に進歩させるものである。本発明は
上述の特定の実施例に限定されずその変形及び改
変を考えることはできるがこれらは本発明の精神
及び趣旨の中に含まれるものであると考える。
第１図は、製造工程期間の状態を示す典型的な
半導体スライスの平面図である。第２図は、第１
図のスライスの一部の拡大図である。第３図は、
第１図で示したスライスを構成する装置の１つを
示す概略図である。第４図は、第３図の装置をさ
らに詳しく示す拡大図である。
半導体スライスの平面図である。第２図は、第１
図のスライスの一部の拡大図である。第３図は、
第１図で示したスライスを構成する装置の１つを
示す概略図である。第４図は、第３図の装置をさ
らに詳しく示す拡大図である。
Claims (1)
- 【特許請求の範囲】 １ 半導体スライス上に形成されたすべての個々
の装置の周辺には導電性部材からなる境界区域が
形成され、前記装置のゲートはそれぞれ対応する
前記装置内の保護抵抗を介して前記境界区域及び
基準電位に接続され、かつ、スクライブライン上
を横切る導電性ストリツプによつて前記すべての
境界区域が相互接続された前記装置を前記半導体
スライス上に形成する工程と、 前記半導体スライスを前記スクライブラインに
沿つて切断する切断工程とを有することを特徴と
する半導体製造方法。 ２ 前記保護抵抗は前記基準電位として前記装置
の基板に接続されることを特徴とする特許請求の
範囲第１項記載の半導体製造方法。 ３ 半導体スライス上に形成されたすべての個々
の装置の周辺には導電性部材からなる境界区域が
形成され、前記装置のゲートはそれぞれ対応する
前記装置内の保護抵抗を介して前記境界区域及び
基準電位に接続され、スクライブライン上を横切
る導電性ストリツプによつて前記すべての境界区
域が相互接続されるように、前記ゲート、前記保
護抵抗、前記境界区域及び前記導電性部材を同一
材料によつて同時に付着形成する工程と、 前記半導体スライスを前記スクライブラインに
沿つて切断する工程とを有することを特徴とする
半導体製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US365077 | 1982-04-19 | ||
| US06/365,077 US4455739A (en) | 1982-04-19 | 1982-04-19 | Process protection for individual device gates on large area MIS devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58191474A JPS58191474A (ja) | 1983-11-08 |
| JPH0454991B2 true JPH0454991B2 (ja) | 1992-09-01 |
Family
ID=23437380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068263A Granted JPS58191474A (ja) | 1982-04-19 | 1983-04-18 | ゲートの保護抵抗を有する半導体製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4455739A (ja) |
| JP (1) | JPS58191474A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0102696B1 (en) * | 1982-06-30 | 1989-09-13 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory and manufacturing method thereof |
| JPS5994454A (ja) * | 1982-11-19 | 1984-05-31 | Nec Kyushu Ltd | 半導体装置とその製造方法 |
| JPS60254775A (ja) * | 1984-05-31 | 1985-12-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2610328B2 (ja) * | 1988-12-21 | 1997-05-14 | 株式会社東芝 | 液晶表示素子の製造方法 |
| US5019002A (en) * | 1989-07-12 | 1991-05-28 | Honeywell, Inc. | Method of manufacturing flat panel backplanes including electrostatic discharge prevention and displays made thereby |
| EP0704889A3 (de) * | 1994-09-29 | 1998-10-21 | Siemens Aktiengesellschaft | Leistungshalbleiterbauelement mit monolithisch integriertem Messwiderstand und Verfahren zu dessen Herstellung |
| US5668062A (en) * | 1995-08-23 | 1997-09-16 | Texas Instruments Incorporated | Method for processing semiconductor wafer with reduced particle contamination during saw |
| US6022791A (en) * | 1997-10-15 | 2000-02-08 | International Business Machines Corporation | Chip crack stop |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1209271A (en) * | 1967-02-27 | 1970-10-21 | Hitachi Ltd | Improvements in semiconductor devices |
| US3967295A (en) * | 1975-04-03 | 1976-06-29 | Rca Corporation | Input transient protection for integrated circuit element |
| US4037140A (en) * | 1976-04-14 | 1977-07-19 | Rca Corporation | Protection circuit for insulated-gate field-effect transistors (IGFETS) |
| US4202001A (en) * | 1978-05-05 | 1980-05-06 | Rca Corporation | Semiconductor device having grid for plating contacts |
| US4282556A (en) * | 1979-05-21 | 1981-08-04 | Rca Corporation | Input protection device for insulated gate field effect transistor |
-
1982
- 1982-04-19 US US06/365,077 patent/US4455739A/en not_active Expired - Lifetime
-
1983
- 1983-04-18 JP JP58068263A patent/JPS58191474A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58191474A (ja) | 1983-11-08 |
| US4455739A (en) | 1984-06-26 |
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