JPS60254775A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60254775A JPS60254775A JP59111121A JP11112184A JPS60254775A JP S60254775 A JPS60254775 A JP S60254775A JP 59111121 A JP59111121 A JP 59111121A JP 11112184 A JP11112184 A JP 11112184A JP S60254775 A JPS60254775 A JP S60254775A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- semiconductor device
- semiconductor
- gate
- previous process
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明の半導体装置の製造方法に関する。
従来例の構成とその問題点
シリコン基板を用いた半導体装置においては半導体装置
の高集積化に伴って、パターン寸法の微細化とともにゲ
ート酸化膜の薄膜化が行われている。ゲート酸化膜の薄
膜化につれて静電気等によるゲート酸化膜の破壊現象が
顕著になり、半導体装置の不良率が増加している。特に
半導体装置の製造工程の分割化によシ、前工程の終了後
から後工程に至る壕での間にゲート酸化膜の破壊による
半導体装置の不良が多く発生している。
の高集積化に伴って、パターン寸法の微細化とともにゲ
ート酸化膜の薄膜化が行われている。ゲート酸化膜の薄
膜化につれて静電気等によるゲート酸化膜の破壊現象が
顕著になり、半導体装置の不良率が増加している。特に
半導体装置の製造工程の分割化によシ、前工程の終了後
から後工程に至る壕での間にゲート酸化膜の破壊による
半導体装置の不良が多く発生している。
一方■−ｖ族化合物半導体、特にＧ ａ Ａ ｓ基板を
用いた半導体装置においても、前述したのと同様な不良
が多く発生している。Ｇ ａ Ａ ｓ半導体装置の不良
も静電気等によるショットキーゲートの破壊であり、こ
の不良原因はＧ ａ Ａ ｓ半導体基板の強晶欠陥に起
因するものと思われる。
用いた半導体装置においても、前述したのと同様な不良
が多く発生している。Ｇ ａ Ａ ｓ半導体装置の不良
も静電気等によるショットキーゲートの破壊であり、こ
の不良原因はＧ ａ Ａ ｓ半導体基板の強晶欠陥に起
因するものと思われる。
以上のように従来の半導体装置の製造方法においては、
前工程での検査では良品の半導体装置が後工程までの間
に不良となることが頻繁に発生していた。この不良の主
な原因は前工程から後工程へ半導体基板を移送する際な
どに、振動等によって発生した静電気に基づくものであ
り、この静電気により前述のように半導体装置が不良と
なるものである。
前工程での検査では良品の半導体装置が後工程までの間
に不良となることが頻繁に発生していた。この不良の主
な原因は前工程から後工程へ半導体基板を移送する際な
どに、振動等によって発生した静電気に基づくものであ
り、この静電気により前述のように半導体装置が不良と
なるものである。
発明の目的
本発明は前述した従来の問題点に鑑みてなされたもので
あり、本発明の目的は半導体基板を移送中の半導体装置
の不良を防止することにある。
あり、本発明の目的は半導体基板を移送中の半導体装置
の不良を防止することにある。
発明の構成
本発明の半導体装置の製造方法は、半導体装置の形成さ
れた半導体基板の主表面に導電性被膜を形成する第１の
工程と、前記第１の工程の後に前記半導体基板を移送す
る第２の工程と、前記第２の工程の後に前記半導体基板
の主表面に形成された前記導電性被膜を除去する第３の
工程とにより構成される。
れた半導体基板の主表面に導電性被膜を形成する第１の
工程と、前記第１の工程の後に前記半導体基板を移送す
る第２の工程と、前記第２の工程の後に前記半導体基板
の主表面に形成された前記導電性被膜を除去する第３の
工程とにより構成される。
実施例の説明
本発明の半導体装置の製造方法は、ＭＯＳＦＥＴあるい
はショットキーゲート形Ｆ Ｅ Ｔ （ＭＥＳＦＥＴ
）などのように特にゲートを有する半導体素子を含む半
導体装置の製造方法において、前工程により半導体装置
の配線電極およびパッシベーション膜の形成、外部リー
ド端子の窓開け、あるいはさらに外部リード端子のメッ
キ電極形成の終了した半導体基板の前記半導体装置の形
成されている主表面に導電性被膜を形成することによシ
、前記半導体基板を前工程から検査工程およびダイシン
グなどの半導体装置の組立工程などのあめ後工程への移
送中に振動等により発生する静電気がゲート電極端子に
帯電し、ゲートを破壊するのを防止するものであり、半
導体基板を移送後に前記導電性被膜は除去される。
はショットキーゲート形Ｆ Ｅ Ｔ （ＭＥＳＦＥＴ
）などのように特にゲートを有する半導体素子を含む半
導体装置の製造方法において、前工程により半導体装置
の配線電極およびパッシベーション膜の形成、外部リー
ド端子の窓開け、あるいはさらに外部リード端子のメッ
キ電極形成の終了した半導体基板の前記半導体装置の形
成されている主表面に導電性被膜を形成することによシ
、前記半導体基板を前工程から検査工程およびダイシン
グなどの半導体装置の組立工程などのあめ後工程への移
送中に振動等により発生する静電気がゲート電極端子に
帯電し、ゲートを破壊するのを防止するものであり、半
導体基板を移送後に前記導電性被膜は除去される。
以下図面を用いて本発明の詳細な説明する。第１図は本
発明の第１の実施例を説明するための半導体装置の形成
されている半導体基板の一部断面構造図である。第１図
体）において１１はＧ ａ Ａ ｓ単結晶半導体基板、
１２は半導体装置内のひとつのＭＥＳＦＥＴ、１３は活
性層、１４はＮ＋オーミック注入層、１５はショットキ
ーゲート、１６はオーミック電極、１７はＳｉ３Ｎ４膜
、１８は第１層電極配線、１９は厚さ２μｍのポリイミ
ド樹脂からなる層間絶縁膜、２ｏは第２層電極配線、２
１゜２２はＡｕメッキにより形成された外部リード端子
で２１はソース端子を、２２はゲート端子を示している
。２３はパッシベーションのＳｉ３Ｎ４膜２０００人で
ある。第１図（ａ） Ｋ示すように半導体基板１１上に
はＭＥＳＦＥＴ１２を含む半導体装置が前工程により形
成されて因、る。次いで前記半導体基板１１を後工程へ
移送するに際して第１図中）に示すように前記半導体基
板１１上に導電性被膜２４たとえば本実施例ではＴｉを
４００人厚蒸着法により形成した。後工程へ移送された
前記半導体基板１１はまず後工程へ進む前に前記導電性
被膜２３を除去する工程に進む。本実施例では円筒形フ
リズマアノシャニ装置内に前記半導体基板１１を複数枚
設置しＣＦ４プラズマ雰囲気中で前記Ｔｉよりなる導電
性被膜２３を除去した。次いで前記半導体基板１１は従
来と同様な検査工程２組立工程などの後工程へと進んだ
。
発明の第１の実施例を説明するための半導体装置の形成
されている半導体基板の一部断面構造図である。第１図
体）において１１はＧ ａ Ａ ｓ単結晶半導体基板、
１２は半導体装置内のひとつのＭＥＳＦＥＴ、１３は活
性層、１４はＮ＋オーミック注入層、１５はショットキ
ーゲート、１６はオーミック電極、１７はＳｉ３Ｎ４膜
、１８は第１層電極配線、１９は厚さ２μｍのポリイミ
ド樹脂からなる層間絶縁膜、２ｏは第２層電極配線、２
１゜２２はＡｕメッキにより形成された外部リード端子
で２１はソース端子を、２２はゲート端子を示している
。２３はパッシベーションのＳｉ３Ｎ４膜２０００人で
ある。第１図（ａ） Ｋ示すように半導体基板１１上に
はＭＥＳＦＥＴ１２を含む半導体装置が前工程により形
成されて因、る。次いで前記半導体基板１１を後工程へ
移送するに際して第１図中）に示すように前記半導体基
板１１上に導電性被膜２４たとえば本実施例ではＴｉを
４００人厚蒸着法により形成した。後工程へ移送された
前記半導体基板１１はまず後工程へ進む前に前記導電性
被膜２３を除去する工程に進む。本実施例では円筒形フ
リズマアノシャニ装置内に前記半導体基板１１を複数枚
設置しＣＦ４プラズマ雰囲気中で前記Ｔｉよりなる導電
性被膜２３を除去した。次いで前記半導体基板１１は従
来と同様な検査工程２組立工程などの後工程へと進んだ
。
以上述べた本発明の半導体装置の製造方法の第１の実施
例によると、前工程から後工程に至るまでの半導体基板
移送中に発生した不良率は従来の１０チが本発明では１
係と減少し、特にＧ ａ Ａ ｓＭＥＳＦＥＴあるいは
５１Ｍ０８ＦＥＴなどのような静電気的に破壊され易い
ゲートを有する半導体装置においてはその効果が顕著で
ある。また導電性被膜２３としてはＴｉ などの金属以
外にもたとえば有機溶液中に金属を混入した導電性ペー
ストを使用することも可能である。この場合にはスピン
コータにより導電性ペーストを塗布することができ、寸
だ導電性ペーストの除去も半導体基板を有機溶剤中に浸
漬することにより容易に除去可能であり、導電性被膜の
形成工程および除去工程が極めて容易である。
例によると、前工程から後工程に至るまでの半導体基板
移送中に発生した不良率は従来の１０チが本発明では１
係と減少し、特にＧ ａ Ａ ｓＭＥＳＦＥＴあるいは
５１Ｍ０８ＦＥＴなどのような静電気的に破壊され易い
ゲートを有する半導体装置においてはその効果が顕著で
ある。また導電性被膜２３としてはＴｉ などの金属以
外にもたとえば有機溶液中に金属を混入した導電性ペー
ストを使用することも可能である。この場合にはスピン
コータにより導電性ペーストを塗布することができ、寸
だ導電性ペーストの除去も半導体基板を有機溶剤中に浸
漬することにより容易に除去可能であり、導電性被膜の
形成工程および除去工程が極めて容易である。
次に本発明の第２の実施例について説明する。
第２図は本発明の第２の実施例を説明するための半導体
装置の形成されている半導体基板の一部断面構造図であ
る。第２図（ａ）において、３１はＰ形シリコン半導体
基板、３２は半導体装置内に形成されているひとつのｎ
形チャネルＭＯ３ＦＥＴ。
装置の形成されている半導体基板の一部断面構造図であ
る。第２図（ａ）において、３１はＰ形シリコン半導体
基板、３２は半導体装置内に形成されているひとつのｎ
形チャネルＭＯ３ＦＥＴ。
３３はソース・ドレインのＰ＋形層、３４はゲ〜） ５
１０２膜、３６はゲート電極となるポリシリコン、３６
はソース・ドレイン電極および配線用電極となるアルミ
からなる第１層電極配線、３７はＳ Ｘ ０２膜、３８
は４０００人厚のＳ ｉ３Ｎ４膜からなる層間絶縁膜、
３９はアルミ−銅からなる第２層電極配線、４０はパッ
シベーションの厚さ２０００人の８１３Ｎ４膜、４１．
４２はそれぞれ外部リード端子で４１はソース端子を、
４２はゲート端子を示している。
１０２膜、３６はゲート電極となるポリシリコン、３６
はソース・ドレイン電極および配線用電極となるアルミ
からなる第１層電極配線、３７はＳ Ｘ ０２膜、３８
は４０００人厚のＳ ｉ３Ｎ４膜からなる層間絶縁膜、
３９はアルミ−銅からなる第２層電極配線、４０はパッ
シベーションの厚さ２０００人の８１３Ｎ４膜、４１．
４２はそれぞれ外部リード端子で４１はソース端子を、
４２はゲート端子を示している。
第２図（−）に示すように半導体基板３１上にはＭＯ８
ＦＥＴ３２を含む半導体装置が前工程により形成されて
いる。次いで前記半導体基板３１を後工程を移送するに
際して、本実施例のＭＯＳＦＥＴも前述の第１の実施例
のＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔと同様に移送中に
静電破壊を受け易いので、第２図（ｂ）に示すように前
記半導体基板３１上に導電性ペーストを６μｍの厚さに
スピン塗布し、その後１６０℃、６０分間の熱処理を行
って前記導電性ペースト中の有機溶剤成分を揮発除去し
て導電性被膜４３を形成した。
ＦＥＴ３２を含む半導体装置が前工程により形成されて
いる。次いで前記半導体基板３１を後工程を移送するに
際して、本実施例のＭＯＳＦＥＴも前述の第１の実施例
のＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔと同様に移送中に
静電破壊を受け易いので、第２図（ｂ）に示すように前
記半導体基板３１上に導電性ペーストを６μｍの厚さに
スピン塗布し、その後１６０℃、６０分間の熱処理を行
って前記導電性ペースト中の有機溶剤成分を揮発除去し
て導電性被膜４３を形成した。
後工程へ移送された前記半導体基板３１はまず後工程へ
進む前に前記導電性被膜４３を除去する工程に進む。本
実施例では有機溶剤中に前記半導体基板３１を浸漬して
超音波洗浄を複数回繰り返し行うことによシ導電性被膜
４３を除去した。次いで前記半導体基板３１を検査工程
２組立工程などの後工程へ進めた。
進む前に前記導電性被膜４３を除去する工程に進む。本
実施例では有機溶剤中に前記半導体基板３１を浸漬して
超音波洗浄を複数回繰り返し行うことによシ導電性被膜
４３を除去した。次いで前記半導体基板３１を検査工程
２組立工程などの後工程へ進めた。
以上の本発明の第２の実施例によると、前工程から後工
程に至るまでの半導体基板の移送中に発生した不良率は
従来の６％がほとんどｏ％になった。
程に至るまでの半導体基板の移送中に発生した不良率は
従来の６％がほとんどｏ％になった。
発明の効果
以上の本発明の実施例でも明らかなように、本発明の半
導体装置の製造方法によると前工程を終了した半導体基
板上に導電性被膜を形成し相互の外部リード端子間を短
絡することによって、半導体基板を前工程から後工程へ
と移送する間に発生した静電気の帯電を防止し、ゲート
破壊により半導体装置が不良となるのを防止することが
でき、著しい効果が得られる。
導体装置の製造方法によると前工程を終了した半導体基
板上に導電性被膜を形成し相互の外部リード端子間を短
絡することによって、半導体基板を前工程から後工程へ
と移送する間に発生した静電気の帯電を防止し、ゲート
破壊により半導体装置が不良となるのを防止することが
でき、著しい効果が得られる。
第１の実施例を示す一部断面構造図、第２図（ａ）。
Φ）は本発明の半導体装置の製造方法の第２の実施例を
示す一部断面構造２図である。
示す一部断面構造２図である。
１１．３１・・・・・・半導体基板、１２・山・・ＭＥ
ＳＦＥＴ、１６・・・・・・ショットキーゲート、１８
．３６・・・・・・第一 ）”端子、２３．４０・中・
・パッシベーション膜、２４．４３・・・・・・導電性
被膜、３２・・・・・・ＭＯ８ＦＥＴ代理人の氏名 弁
理士 中 尾 敏 男 ほか１名第１図 （α） １／ ＜ｂノ
ＳＦＥＴ、１６・・・・・・ショットキーゲート、１８
．３６・・・・・・第一 ）”端子、２３．４０・中・
・パッシベーション膜、２４．４３・・・・・・導電性
被膜、３２・・・・・・ＭＯ８ＦＥＴ代理人の氏名 弁
理士 中 尾 敏 男 ほか１名第１図 （α） １／ ＜ｂノ
Claims (1)
- 外部リード端子を有する半導体装置の形成された半導体
基板の主表面に導電性被膜を形成する第１の工程と、前
記第１の工程の後に前記半導体基板を移送する第２の工
程と、前記第２の工程の後に前記半導体基板の主表面に
形成された前記導電性被膜を除去する第３の工程とを備
えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111121A JPS60254775A (ja) | 1984-05-31 | 1984-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111121A JPS60254775A (ja) | 1984-05-31 | 1984-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254775A true JPS60254775A (ja) | 1985-12-16 |
Family
ID=14552960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111121A Pending JPS60254775A (ja) | 1984-05-31 | 1984-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254775A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098782A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS58191474A (ja) * | 1982-04-19 | 1983-11-08 | テキサス・インスツルメンツ・インコ−ポレイテツド | ゲートの保護抵抗を有する半導体製造方法 |
-
1984
- 1984-05-31 JP JP59111121A patent/JPS60254775A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098782A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS58191474A (ja) * | 1982-04-19 | 1983-11-08 | テキサス・インスツルメンツ・インコ−ポレイテツド | ゲートの保護抵抗を有する半導体製造方法 |
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