JPH0455026B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は光学的手段により、その表面に像を投
影し、光信号を電気信号に変換して映像信号を得
る半導体撮像装置に関し、静電誘導トランジスタ
および電界効果トランジスタを使用する半導体撮
像装置、さらに詳しく言えば画素間の信号分離に
改良を施した半導体撮像装置に関するものであ
る。

（従来技術） 従来の半導体撮像装置の光電セルは光検出用フ
オトダイオードとスイツチング用のMOSトラン
ジスタにより構成されている。

したがつて、光検出をフオトダイオードで行う
ため光電変換感度は低い。

この問題を解決するために光検出に光電変換感
度の大きい静電誘導トランジスタ（または電界効
果トランジスタ）を用いて、ゲート領域に光キヤ
リアを蓄積し、このゲート領域のポテンシヤルに
応じてソース・ドレイン間の電流を制御し、高い
出力信号を取り出すことのできる半導体撮像装置
が提案され、特開昭55−15229号公報に基本的な
装置が開示されている。

第１図ａは前記撮像装置の一実施例で、一画素
セル部の断面および動作に必要な回路を示す図で
ある。

実際には、平板状の基板に各画素を構成する光
電セルがマトリクス状に配置されている。

個々の光電セルは、N⁺Si基板（ソース）１上
にN^-エピタキシヤル層２が形成されており、N^-
層２内にP⁺層ゲート領域３とN⁺ドレイン領域４
が形成され、ドレイン上にドレイン電極５が形成
されている。

さらにゲート領域の少なくとも一部には、絶縁
膜６を介してゲート電極７が形成されている。ま
た基板１の下部にはドレイン電極１０が設けられ
ている。ここでN^-層２の不純物濃度は十分低く
選ばれて、P⁺層ゲート領域３がソースに対して
ゼロバイアス（または逆バイアス）にあつてもチ
ヤンネルがピンチオフし、電位障壁が生じ、かつ
ドレイン電圧によつても電位障壁が制御される。
第１図ｂはａの変形であり、基板１をドレインと
した場合の実施例である。

すなわち、静電誘導トランジスタが形成されて
いる。ゲート部に絶縁膜６を介して形成されるキ
ヤパシタの値はゲート・ソース間容量に対して信
号電荷がソース・ドレイン間の電流を十分制御で
きるように選ばれている。

次に前記光電セル多数個から形成される半導体
撮像装置の基本的動作について第１図ａの構成を
もとに説明する。

第２図は前記光電セル（画素セル）多数個から
形成される２次元の半導体撮像装置の等価回路図
である。

各列線は列線選択用のパルスφG１〜ｍ印加用
の回路２８に接続され、各列の画素セルのゲート
部に付加キヤパシタを介して接続されている。

各行線は、各行のドレイン電極に接続され、一
方は各行毎に設けられたスイツチングトランジス
タφS₁〜φSnを介して、出力回路である負荷抵抗
RLおよび電源VDに接続されている。

また各行のスイツチングトランジスタのゲート
（またはベース）は行線選択用のパルスφS１〜ｎ
印加用の回路２９に接続されている。

したがつて、１つの列線および行線にパルスを
印加することにより任意の画素セルの信号を読み
出すことができる。

またシリアルなビデオ出力を得んとする場合に
は、例えば列線選択用のパルスφGをある列に印
加しあらかじめ充電されていたある列線の各画素
セルを光信号に応じて放電する。次に行線選択用
のパルスφSを各行ごとに順次印加することによ
り、各画素セルを充電し、出力端子よりビデオ出
力を得ることができる。

また、逆に行線選択用のパルスφSをある行線
に印加し、その印加期間中に列線選択用のパルス
φGを各列ごと順次印加することにより、出力端
子よりビデオ出力を得ることができる。

このようなセル構造の場合N^-層２が低不純物
濃度であるため、各ゲート領域３の間に空乏層が
形成され、この空乏層を通して隣接する各セル間
で信号が混合し、解像度の低下およびブルーミン
グ等が発生しやすいという問題があつた。

この問題を解決するためには各画素セルの分離
が必要となる。

第３図は前記問題を解決するために考えられ
る、分離構造を持つ撮像装置の部分断面図であ
る。この構造は各ゲート領域の間に表面から基板
までN⁺領域を設けたものである。

しかしこの構造は、N⁺領域８を拡散により深
く形成する必要があり、例えばN^-層の厚さが
10μmの場合、分離領域の幅が20μm程度必要とな
り、高集積化の妨げとなる虞がある。

同数の画素が得られるように集積化するために
はピツチ間隔を大きくとるか、受光部面積を小さ
くする必要がある。

また、高集積化しようとして、P⁺ゲート領域
３と近接または重合わせてN⁺分離領域８を設け
た場合、このP⁺N⁺接合による耐圧低下、逆方向
リーク電流の増大により光キヤリアの蓄積が有効
に行い得なくなる。

また、P⁺ゲート領域３の面積を極力小さくし
て、P⁺ゲート３およびN⁺分離領域８間にN^-層２
を広く介在せしめて、この間の空乏層の存在によ
り、光生成キヤリアをP⁺層に集め、耐圧向上お
よび逆方向リーク電波の減少を図る構成が考えら
れる。しかしN^-層２の表面に誘起されるN⁺蓄積
層の影響で、光感度の不均一が発生し、逆方向リ
ーク電流の増加を招く虞がある。

さらにP⁺領域を小さくすることは、ここに蓄
積できる電荷量を減少させることになり、飽和露
光量を低下させることになるので、撮像素子用の
画素としては必ずしも好ましいものではない。

（発明の目的） 本発明の目的は、画素間の信号分離を効果的に
行うことによりブルーミングを低減させ、高集積
化して撮像装置としての解像度を向上させ、しか
も、歩留りよく製造できる半導体撮像装置を提供
することにある。

（発明の構成および作用の説明） 前記目的を達成するために、本発明による半導
体撮像装置は、第１導電型の高濃度の第１の半導
体層と、その上に設けられた真性または第１の導
電型の低濃度の第２の半導体層と、第２の半導体
層内に設けられた第３から第６の半導体領域から
なり、前記第３および第６の半導体領域は高濃度
の第１の導電型であり、前記第４および第５の半
導体領域は第２の導電型であり、主として前記第
４の半導体領域に光キヤリアを蓄積し、その電位
変化により第１および第３の半導体領域間の電流
を制御し出力を得る静電誘導トランジスタからな
る画素セルを複数個持ち、前記各画素セルにおい
て前記第４の半導体領域は前記第３の半導体領域
を囲うか、または挟むように形成され、前記第５
の半導体領域は前記第４の半導体領域より低濃度
であり、かつ前記第４の半導体領域に接して形成
され、前記第６の半導体領域は前記第５の半導体
領域の周辺部に接して形成されている。

前記構成により、第一に光キヤリアの蓄積を行
うゲート領域のうち、チヤンネルを形成する領域
に近接する部分を高不純物濃度、例えば10¹⁸cm^-3
以上に形成し、高濃度領域の周辺部に接して低不
純物濃度、例えば10¹⁷cm^-3以下にてゲート領域を
連絡して形成する。

各ゲート部の不純物濃度の低い部分に接して、
N⁺分離領域を設け、P⁺P^-N⁺構造の接合部を形
成するようにする。

これによつて従来のP⁺N⁺接合分離によりゲー
トおよび分離領域で生じた耐圧の劣化を防げるこ
とができると共に、逆方向電流の減少も可能とな
る。

ゲート低濃度部分の不純物濃度は、Ｐ型がＮ型
に反転しない程度に十分高く、また分離領域との
P^-N⁺接合の耐圧が動作上問題ないよう十分低く
選ぶ必要がある。これには、10¹⁷cm^-3以下５×
10¹⁵cm^-3以上の範囲であれば問題はない。

このようにして形成されたＰ層は受光部表面と
なるものであり、表面におけるN⁺蓄積あるいは
Ｎ型反転層の形成を妨げるものである。これによ
り表面再結合電流は減少し、電界の集中が避けら
れるため、光感度、特に表面付近で吸収される短
波長光の光電変換効率およびその均一性が増加す
ると共に、耐圧の向上、逆方向リーク電流の減少
も同時に期待できる。さらにゲート領域とN⁺分
離領域は接して（重ねて）設けられるので、高集
積化が図られ、与えられた面積の内でＰ領域が最
も大きくとれる構造であるため、蓄積できる電荷
が増加し、撮像素子として飽和露光量の大きなも
のが得られることになる。

さらに、N⁺分離領域による各画素間分離を効
果的に行うためには、N⁺分離領域と接して（重
ねて）設けられる各ゲート低濃度領域の深さより
深くN⁺分離領域を形成し、N⁺分離領域直下の
N^-領域を通して、各ゲート領域間の信号電荷が
混合するのを極力抑制することが必要である。

一方、高集積化のためにはできるだけN⁺分離
領域の幅が狭いことが重要である。このためには
N⁺分離領域の深さが浅くとも、各Ｐ層ゲート間
の分離が十分行われていることが必要である。こ
のためには低濃度領域のＰ層の深さをできるだけ
浅くして、N⁺分離領域その深さの差を大きく取
ることにより、ゲート間の空乏層が効果的にN⁺
分離層により切断される。このような構造による
ことによりＰ型ゲートと基板により形成される受
光部のPIN接合は浅くなり、さらに短波長側光電
変換感度の向上が期待できる。

（実施例の説明） 以下、図面等を参照して本発明をさらに詳しく
説明する。

第４図は本発明による半導体撮像装置の実施例
の部分断面構造を示す図である。

第４図において、N⁺シリコン層（ソース）１
１上にチヤンネル領域１３を有するN^-層１２が
形成されている。

N^-層１２内にゲート領域１４Ａ（高濃度不純物
領域；P⁺）、１４Ｂ（低濃度不純物濃度；P^-）お
よびN⁺ドレイン領域１５が形成されており、ド
レイン１５の上にはドレイン電極１６が形成され
ている。

ゲート領域１４Ａの少なくとも一部には絶縁膜
１８およびゲート電極１９が形成されている。

また、１４Ｂに接してN⁺分離領域１７および
取り出し電極２１，２２、ソース電極２５が設け
られている。

ここでN⁺ソース１１、P⁺ゲート１４Ａ、N⁺ド
レイン１５は不純物濃度が大略１×10¹⁸cm^-3以上
に選ばれ、N^-層１２は大略１×10¹⁵cm^-3以下の
不純物濃度厚さ５〜15μm程度とする。ゲート間
隔は、ゲート電圧がソース電位に対して０バイア
スでもチヤンネルがピンチオフ、すなわちドレイ
ン電流が流れないように設定する。

さらに本発明の特徴である周辺ゲート部は約５
×10¹⁵〜１×10¹⁷cm^-3の不純物濃度でかつ深さが
約0.5〜1.0μm程度となるように形成する。浅い接
合に関しては、イオン注入法により形成するのが
容易である。これに対してP⁺領域の深さは２〜
3μm程度に選ぶのが適当である。N⁺分離領域は
不純物濃度１×10¹⁶cm^-3程度以上、深さと幅はで
きるだけ大きく取ることが好ましいが、一般的に
は深さは3μm以上、幅は8μm以上が適当である。

もつと厳密に言うと、動作条件等を考慮して、
各ゲート領域がN^-層を通して結合しないように
する。

前記構造の撮像装置の製造プロセスの例を第５
図を参照して説明する。

低抵抗のN⁺基板１１上に、50Ωcm以上の高
抵抗のN^-層１２をシリコンエピタキシヤル成
長により５〜10μmの厚さで形成する。約5000
Åのフイールド酸化膜（SiO₂）を熱酸化によ
り着ける。

N⁺分離領域１７のSiO₂穴開けをした例、例
えばリンのようにＮ型不純物を付着（deposit）
する。

酸化雰囲気中で熱処理し、リン付着表面に酸
化膜を形成すると共に2μm程度の深さになるよ
うな時間を選ず。

酸化膜生成した後、P⁺ゲート領域１４Ａの
SiO₂穴開けをし、たとえばボロンのようなＰ
型不純物を付着する。

高温酸化雰囲気中で加熱し、P⁺領域１４Ａ
の深さが２〜3μm程度となるようにする。この
時N⁺分離領域１７は３〜4μm程度になる。

酸化膜を穴開けし、N⁺ドレイン領域１５を
拡散により形成する。

N⁺ドレイン領域１５の深さが0.5μm程度にな
るよう拡散条件を選ぶ。

同時にドレイン電極１６をリンをドープした
ポリシリコンなどにより形成する。

P⁺ゲート領域１４ＡおよびN⁺分離領域１７
に重なるように酸化膜を穴開けした後、酸化雰
囲気中にて1000〜2000Åの酸化膜の絶縁幕１８
を形成する。

イオン注入法を用い、加速エネルギー75〜
100kev、注入量10¹³〜２×10¹⁵／cm²となるよう
ボロンイオンを注入し、不活性ガス雰囲気中
900℃で10分間アニールすることにより、P^-ゲ
ート領域１４Ｂを形成する。

前述の工程Ｖで形成した酸化膜上などに
SnO₂等の透明導電膜１９を形成する。

電極取り出し用の穴開けを行い、アルミニウ
ムの取り出し電極配線２１，２２を形成する。
また、ウエハー裏面にAu等を真空蒸着法等に
より被着させ、ソース電極２５を形成する。

前述した実施例に付いて本発明の範囲内で種々
の変形を施すことができる。

N^-層１２の厚さ、分離領域１７の幅を適当に
選ぶことにより、N⁺ドレイン領域１５の形成と
同時に分離領域１７の形成を行うこともできる。

また、第６図に示す第２の実施例のようにN^-
層１２を１〜3μm程度溝状に掘り下げて、形成す
ることも可能である。

この場合溝の深さは従来技術を用いマスク材や
手法精度に影響のない浅い深さで形成することが
できる。

さらに、第７図に示す第３の実施例のように、
例えばＰ基板２４を用い、N⁺ソース部分２３が
埋込まれているようにし、このN⁺分離領域をソ
ースの出力端子部としても用いることもできる。

したがつて、本発明はN⁺基板に限られること
なく必要に応じて列線および行線の選択用の回路
を光電セルマトリクス部と共存させ、同一基板上
に集積化し形成することも公知の集積回路技術を
用いて行いうるものである。

さらに、従来例として第１図ｂに示したごと
く、ソースおよびドレインを逆にとつて画素セル
を構成することも可能である。

前記本発明の実施例の内容を導電型を総て逆に
しても適用できること、およびシリコンに限らず
GaAsその他の半導体にも適用できることはいう
までもない。

（効果の説明） 以上説明したように、本発明によれば、画素間
の信号分離を効果的に行うことによりブルーミン
グを低減させ、高集積化して撮像装置としての解
像度を向上させ、しかも、歩留りよく製造できる
撮像装置が得られる。

【図面の簡単な説明】

第１図ａ，ｂはそれぞれ静電誘導トランジスタ
あるいは電界効果トランジスタを用いた半導体撮
像装置の従来装置の素子断面図および動作に必要
な回路図である。第２図は前記半導体撮像装置の
等価回路図である。第３図は第１図に示した装置
の分離を改善するために考えられる素子構造を示
す素子断面図である。第４図は本発明による半導
体撮像装置の第１の実施例の部分断面構造を示す
図である。第５図は前記装置の製造工程を説明す
るための工程図である。第６図は本発明による半
導体撮像装置の第２の実施例の部分断面構造を示
す図である。第７図は本発明による半導体撮像装
置の第３の実施例の部分断面構造を示す図であ
る。 １１…N⁺シリコン層（ソース）、１２…チヤン
ネル領域を有するN^-層、１３…チヤンネル領域、
１４Ａ…ゲート領域（高濃度不純物領域；P⁺）、
１４Ｂ…ゲート領域（低濃度不純物領域；P^-）、
１５…N⁺ドレイン領域、１６…ドレイン電極、
１７…N⁺分離領域、１８…絶縁膜、１９…透明
ゲート電極、２１，２２…取り出し電極、２５…
ソース電極。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の高濃度の第１の半導体層と、そ
   の上に設けられた真性または第１の導電型の低濃
   度の第２の半導体層と、第２の半導体層内に設け
   られた第３から第６の半導体領域からなり、 前記第３および第６の半導体領域は高濃度の第
   １の導電型であり、 前記第４および第５の半導体領域は第２の導電
   型であり、 主として前記第４の半導体領域に光キヤリアを
   蓄積し、その電位変化により第１および第３の半
   導体領域間の電流を制御し出力を得る静電誘導ト
   ランジスタからなる画素セルを複数個持ち、 前記各画素セルにおいて前記第４の半導体領域
   は前記第３の半導体領域を囲うか、または挟むよ
   うに形成され、 前記第５の半導体領域は前記第４の半導体領域
   より低濃度であり、かつ前記第４の半導体領域に
   接して形成され、 前記第６の半導体領域は前記第５の半導体領域
   の周辺部に接して形成されたことを特徴とする半
   導体撮像装置。 ２ 前記第４の半導体領域の不純物濃度は10¹⁸／
   cm³以上で、前記第５の半導体領域の不純物濃度は
   10¹⁷／cm³以下である特許請求の範囲第１項記載の
   半導体撮像装置。 ３ 前記第５の半導体領域の深さは前記第６の半
   導体領域の深さよりも浅くなつている特許請求の
   範囲第１項記載の半導体撮像装置。