JPH0650771B2 - 固体撮像装置及びその製造方法 - Google Patents
固体撮像装置及びその製造方法Info
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- JPH0650771B2 JPH0650771B2 JP61216197A JP21619786A JPH0650771B2 JP H0650771 B2 JPH0650771 B2 JP H0650771B2 JP 61216197 A JP61216197 A JP 61216197A JP 21619786 A JP21619786 A JP 21619786A JP H0650771 B2 JPH0650771 B2 JP H0650771B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/196—Junction field effect transistor [JFET] image sensors; Static induction transistor [SIT] image sensors
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は固体撮像装置及びその製造方法に関するもの
で、本発明による固体撮像装置は高感度・低雑音で小型
なもので、家庭用ムービーカメラから放送用のテレビカ
メラなどへの応用及びその高感度なことを利用した天体
観測用ビデオカメラなどの利用ができる。
で、本発明による固体撮像装置は高感度・低雑音で小型
なもので、家庭用ムービーカメラから放送用のテレビカ
メラなどへの応用及びその高感度なことを利用した天体
観測用ビデオカメラなどの利用ができる。
従来の固体撮像装置のうちＳＩＴ型のイメージセンサ
は、主としてn+基板を用いて構成されている。
は、主としてn+基板を用いて構成されている。
縦型静電誘導トランジスタ（以下ＳＩＴと称す）をアレ
イ状に並べて構成される固体撮像装置では、高感度・低
雑音・高速・高集積度といった特長があったにもかかわ
らず各画素の分離が十分であったとはいえない。さらに
その固体撮像装置の読み出し回路をＳＩＴとは異なるＭ
ＯＳトランジスタで構成し、その読み出し回路を同一基
板上へつくることは非常に長い工程を必要とした。
イ状に並べて構成される固体撮像装置では、高感度・低
雑音・高速・高集積度といった特長があったにもかかわ
らず各画素の分離が十分であったとはいえない。さらに
その固体撮像装置の読み出し回路をＳＩＴとは異なるＭ
ＯＳトランジスタで構成し、その読み出し回路を同一基
板上へつくることは非常に長い工程を必要とした。
各画素を構成するＳＩＴをn+分離領域でとり囲むことで
画素間分離を行い、さらにｎチャンネルＳＩＴをｐ基板
上に製作することで基板の深いところでキャリヤを発生
させる長波長光での感度を下げることができる。
画素間分離を行い、さらにｎチャンネルＳＩＴをｐ基板
上に製作することで基板の深いところでキャリヤを発生
させる長波長光での感度を下げることができる。
読み出し回路を構成するＭＯＳトランジスタをＳＩＴと
同時プロセスで共通に形成できる部分は共通のマスクを
使って形成する工程を発明した。
同時プロセスで共通に形成できる部分は共通のマスクを
使って形成する工程を発明した。
各画素を構成するＳＩＴをn+分離することで画素間の分
離は十分となり、更に高集積化ができる。長波長光に対
する感度をカットすることでブルーミングなどの現象を
抑制することができる。
離は十分となり、更に高集積化ができる。長波長光に対
する感度をカットすることでブルーミングなどの現象を
抑制することができる。
ＳＩＴとＭＯＳトランジスタを同時プロセスとすること
でマスク工程を15回と少ない回数にすることができる。
でマスク工程を15回と少ない回数にすることができる。
第１図は本発明の固体撮像装置の実施例を構成する一画
素分のＳＩＴの概略断面図と、そのＳＩＴから成る光検
出部の読み出し回路を構成するＭＯＳトランジスタの１
つの概略断面図である。
素分のＳＩＴの概略断面図と、そのＳＩＴから成る光検
出部の読み出し回路を構成するＭＯＳトランジスタの１
つの概略断面図である。
第１図のＳＩＴにおて、ｐ型半導体基板１の上に、ＳＩ
Ｔのドレイン又はソースとなる。全てのＳＩＴに共通な
n+埋め込み層２が形成されており、さらにその上に低不
純物密度のn-型エピタキシャル層６が形成されており、
このn-型エピタキシャル層６が表面部分にp+ゲート領域
４及びそのp+ゲート領域４の間にドレイン又はソースと
なるn+領域５がp+ゲート領域４の方がn+領域５よりも深
くなるよう形成されている。ここで本発明の縦型構造の
ＳＩＴではn+領域５又はn+埋め込み層２のどちらをソー
スとしても動作が可能であり、読み出し方法の違いによ
りそれは決定される。
Ｔのドレイン又はソースとなる。全てのＳＩＴに共通な
n+埋め込み層２が形成されており、さらにその上に低不
純物密度のn-型エピタキシャル層６が形成されており、
このn-型エピタキシャル層６が表面部分にp+ゲート領域
４及びそのp+ゲート領域４の間にドレイン又はソースと
なるn+領域５がp+ゲート領域４の方がn+領域５よりも深
くなるよう形成されている。ここで本発明の縦型構造の
ＳＩＴではn+領域５又はn+埋め込み層２のどちらをソー
スとしても動作が可能であり、読み出し方法の違いによ
りそれは決定される。
さらに一画素を構成するＳＩＴはn+分離領域３によって
それぞれ分離されている。p+ゲート領域４の上にはSiO2
４によって絶縁されたポリシリコンゲート電極４′が
p+ゲート領域４とキャパシタンスを構成するように形成
されている。n+領域５はポリシリコン電極５′によって
電極がとられ、そのポリシリコン５′の一部分の上にAl
電極５″が形成されている。
それぞれ分離されている。p+ゲート領域４の上にはSiO2
４によって絶縁されたポリシリコンゲート電極４′が
p+ゲート領域４とキャパシタンスを構成するように形成
されている。n+領域５はポリシリコン電極５′によって
電極がとられ、そのポリシリコン５′の一部分の上にAl
電極５″が形成されている。
前記n+分離領域３は前記n+埋め込み層２とつながってお
り、n+分離領域３の上の一部分がAlによって電極３″が
形成されている。以上が本発明の固体撮像装置の光検出
部の一画素を構成するＳＩＴの構造上の特徴である。
り、n+分離領域３の上の一部分がAlによって電極３″が
形成されている。以上が本発明の固体撮像装置の光検出
部の一画素を構成するＳＩＴの構造上の特徴である。
第１図には、さらに上で説明したＳＩＴと同時プロセス
によって作られる、読み出し回路を構成するＭＯＳトラ
ンジスタの１つの概略断面図が示してあるが、これは通
常のＭＯＳトランジスタであり、n-型エピタキシャル層
６上にpwell領域７がその下面がｐ型基板１に接するよ
うに形成され、その中にソース又はドレインとなるn+領
域９、10が、又そのｐ ｗｅｌｌ上面にゲート酸化膜と
なるSiO212が、そのSiO212上に絶縁ゲートとなるポリシ
リコンゲート13などが形成されている。
によって作られる、読み出し回路を構成するＭＯＳトラ
ンジスタの１つの概略断面図が示してあるが、これは通
常のＭＯＳトランジスタであり、n-型エピタキシャル層
６上にpwell領域７がその下面がｐ型基板１に接するよ
うに形成され、その中にソース又はドレインとなるn+領
域９、10が、又そのｐ ｗｅｌｌ上面にゲート酸化膜と
なるSiO212が、そのSiO212上に絶縁ゲートとなるポリシ
リコンゲート13などが形成されている。
ｐ型半導体基板１にはAl電極１″が全面に形成されてお
り、n+埋め込み層２に対してバイアスをかけられるよう
になっている。
り、n+埋め込み層２に対してバイアスをかけられるよう
になっている。
第１図に示されるｐ型半導体基板上に製作されn+分離さ
れたＳＩＴを一画素とし、そのＳＩＴから成る光検出部
の読み出し回路をその光検出部と同一基板上に製作され
たＭＯＳトランジスタによって構成される半固体撮像装
置は、第２図を参照して以下に説明する本発明の製造方
法の実施例により得ることができる。
れたＳＩＴを一画素とし、そのＳＩＴから成る光検出部
の読み出し回路をその光検出部と同一基板上に製作され
たＭＯＳトランジスタによって構成される半固体撮像装
置は、第２図を参照して以下に説明する本発明の製造方
法の実施例により得ることができる。
まず、比抵抗４〜６Ω・cmのｐ型（100）Si１基板を準
備する。ウェット酸化により膜厚2000Å程度のSiO216を
形成し、n+埋込層のマスク工程を経てSiO216をマスクと
してAsを１×1016cm-2の不純物ドーズ量で80keVの加速
電圧でイオン注入し（第２図(a)）、アニーリングしn+
埋め込み層２を形成するが、後の工程を考えてAsの熱拡
散深さは所望のn+埋み込み層よりはうすくなっている。
表面のSiO2をエッチング除去し、さらに膜厚600Å程度
のSiO218をウェット酸化により形成する（第２図
(b)）。n-型エピタキシャル層６を成長させる前にそのn
-型エピタキシャル層６のｐ基板からのオートドープに
よるｐ反転を防ぐために、ＭＯＳトランジスタのｐ we
llとなる部分の上面以外をマスク工程によりレジスト19
をマスクとしSiO218を通してＰを５×1011cm-2の不純物
ドーズ量で100keVの加速電圧でイオン注入し（第２図
(c)）、アニーリングしｎ型の層20を形成する。さらに
表面を酸化しSiO218の厚さを1500Å程度としておく。こ
のとき裏面には保護のためのポリシリコン21を例えばＬ
ＰＣＶＤ法などにより形成しておく（第２図(d)）。
備する。ウェット酸化により膜厚2000Å程度のSiO216を
形成し、n+埋込層のマスク工程を経てSiO216をマスクと
してAsを１×1016cm-2の不純物ドーズ量で80keVの加速
電圧でイオン注入し（第２図(a)）、アニーリングしn+
埋め込み層２を形成するが、後の工程を考えてAsの熱拡
散深さは所望のn+埋み込み層よりはうすくなっている。
表面のSiO2をエッチング除去し、さらに膜厚600Å程度
のSiO218をウェット酸化により形成する（第２図
(b)）。n-型エピタキシャル層６を成長させる前にそのn
-型エピタキシャル層６のｐ基板からのオートドープに
よるｐ反転を防ぐために、ＭＯＳトランジスタのｐ we
llとなる部分の上面以外をマスク工程によりレジスト19
をマスクとしSiO218を通してＰを５×1011cm-2の不純物
ドーズ量で100keVの加速電圧でイオン注入し（第２図
(c)）、アニーリングしｎ型の層20を形成する。さらに
表面を酸化しSiO218の厚さを1500Å程度としておく。こ
のとき裏面には保護のためのポリシリコン21を例えばＬ
ＰＣＶＤ法などにより形成しておく（第２図(d)）。
次に表面のSiO218を全面にわたってエッチング除去し、
厚さ５〜６μｍ程度の低不純物密度のn-型エピタキシャ
ル層６を形成する。このn-型エピタキシャル層６の厚さ
は光検出器となるＳＩＴの電気的特性と分光感度特性な
どを考慮して決定される（第２図(e)）。
厚さ５〜６μｍ程度の低不純物密度のn-型エピタキシャ
ル層６を形成する。このn-型エピタキシャル層６の厚さ
は光検出器となるＳＩＴの電気的特性と分光感度特性な
どを考慮して決定される（第２図(e)）。
裏面のポリシリコン21をエッチング除去する。ｐ well
マスクのマスク工程によりｐ well以外の部分を覆うレ
ジスト22をマスクとして600Å程度の厚さのSiO223を通
してＢ（ボロン）を２×1013cm-2の不純物ドーズ量で10
0keVの加速電圧でイオン注入し（第２図(f)）、アニー
リングしｐ well７を形成するが、後の工程を考えてＢ
の熱拡散深さは所望のｐ well７よりはうすくなってい
る。さらにウェット酸化によりSiO223の膜厚を5000Å程
度としておく。次にn+分離マスクのマスク工程により、
n+分離領域となる部分の上面がエッチング除去されたSi
O223をマスクとして、Ｐをデポさせ、Ｐを熱拡散法によ
り拡散しn+分離領域３を形成するが、後の工程を考慮し
てＰの熱拡散深さは所望のn+分離領域３よりは、浅くな
っている（第２図(g)）。
マスクのマスク工程によりｐ well以外の部分を覆うレ
ジスト22をマスクとして600Å程度の厚さのSiO223を通
してＢ（ボロン）を２×1013cm-2の不純物ドーズ量で10
0keVの加速電圧でイオン注入し（第２図(f)）、アニー
リングしｐ well７を形成するが、後の工程を考えてＢ
の熱拡散深さは所望のｐ well７よりはうすくなってい
る。さらにウェット酸化によりSiO223の膜厚を5000Å程
度としておく。次にn+分離マスクのマスク工程により、
n+分離領域となる部分の上面がエッチング除去されたSi
O223をマスクとして、Ｐをデポさせ、Ｐを熱拡散法によ
り拡散しn+分離領域３を形成するが、後の工程を考慮し
てＰの熱拡散深さは所望のn+分離領域３よりは、浅くな
っている（第２図(g)）。
ＰＳＣ24、SiO223をエッチング除去した後、膜厚600Å
程度のSiO226を形成し、ＭＯＳトランジスタのp+チャン
ネルストッパ領域９となる領域にマスク工程を経てp+チ
ャンネルストッパ領域９となる部分の上面が取り除かれ
たレジスト28及びSi3N427をマスクとしてＢを不純物ド
ーズ量５×1013cm-2で加速電圧100keVでイオン注入す
る。Si3N4は例えばＣＶＤ法などによって形成する（第
２図(h)）。
程度のSiO226を形成し、ＭＯＳトランジスタのp+チャン
ネルストッパ領域９となる領域にマスク工程を経てp+チ
ャンネルストッパ領域９となる部分の上面が取り除かれ
たレジスト28及びSi3N427をマスクとしてＢを不純物ド
ーズ量５×1013cm-2で加速電圧100keVでイオン注入す
る。Si3N4は例えばＣＶＤ法などによって形成する（第
２図(h)）。
マスク工程を経てＭＯＳトランジスタを形成するところ
を除いてSi3N427をプラズマエッチングで取り除く（第
２図(i)）。
を除いてSi3N427をプラズマエッチングで取り除く（第
２図(i)）。
Si3N427をマスクとしてＬＯＣＯＳによってSiO229を形
成し、Si3N427をプラズマエッチングで除去し、マスク
工程を経て、ＳＩＴのp+ゲート４及びn+ドレイン又はソ
ース５となるそれぞれの領域の上面のSiO2をエッチング
除去する。さらに前記ＬＯＣＯＳとそれにつづくアニー
リングによってn+分離領域３及びｐ well７、p+チャン
ネルストッパ領域９が熱拡散によって所望の深さに形成
される。（第２図(j)）。
成し、Si3N427をプラズマエッチングで除去し、マスク
工程を経て、ＳＩＴのp+ゲート４及びn+ドレイン又はソ
ース５となるそれぞれの領域の上面のSiO2をエッチング
除去する。さらに前記ＬＯＣＯＳとそれにつづくアニー
リングによってn+分離領域３及びｐ well７、p+チャン
ネルストッパ領域９が熱拡散によって所望の深さに形成
される。（第２図(j)）。
ウェット酸化によって600Å程度の厚さのSiO2を上記エ
ッチング除去されたSiO229の部分（ＳＩＴのp+及びn+ド
レイン又はソースとなるそれぞれの領域の上面）に形成
する。次にAlを全面に蒸着し、ＭＯＳトランジスタの領
域とＳＩＴのn+ドレイン又はソースとなるそれぞれの領
域の上面31を除いてマスク工程を経てエッチング除去す
る。
ッチング除去されたSiO229の部分（ＳＩＴのp+及びn+ド
レイン又はソースとなるそれぞれの領域の上面）に形成
する。次にAlを全面に蒸着し、ＭＯＳトランジスタの領
域とＳＩＴのn+ドレイン又はソースとなるそれぞれの領
域の上面31を除いてマスク工程を経てエッチング除去す
る。
このAl31とSiO229をマスクとしてＢを不純物ドーズ量５
×1015cm-2で加速電圧50keVでイオン注入し、Al31をエ
ッチング除去した後アニーリングしてＳＩＴのp+ゲート
４を深さ３μｍ程度に形成する。このp+ゲート４の間隔
及び深さがＳＩＴの特性を最も良く決めるものの１つで
あり、あらかじめ光検出器として最適なＳＩＴとなるよ
う決められる（第２図(k)）。
×1015cm-2で加速電圧50keVでイオン注入し、Al31をエ
ッチング除去した後アニーリングしてＳＩＴのp+ゲート
４を深さ３μｍ程度に形成する。このp+ゲート４の間隔
及び深さがＳＩＴの特性を最も良く決めるものの１つで
あり、あらかじめ光検出器として最適なＳＩＴとなるよ
う決められる（第２図(k)）。
SiO230をスライトエッチングにより除去する（第２図
(l)）。
(l)）。
ＳＩＴのp+ゲート４上の酸化膜４及びＭＯＳトランジ
スタのゲート酸化膜12を形成するが、これは例えば1100
℃においてO2＋HClの雰囲気中で約13分酸化することに
より得られた厚さ700Å程度のSiO2膜である（第２図
(m)）。
スタのゲート酸化膜12を形成するが、これは例えば1100
℃においてO2＋HClの雰囲気中で約13分酸化することに
より得られた厚さ700Å程度のSiO2膜である（第２図
(m)）。
次にＭＯＳトランジスタをデプレション型とするか、エ
ンハンスメント型とするかによってマスク工程を経てイ
オン注入によりチャンネルドープを行う。
ンハンスメント型とするかによってマスク工程を経てイ
オン注入によりチャンネルドープを行う。
第２図(m)ではＥ／Ｄ ＭＯＳインバータの負荷トラン
ジスタとなるデプレション型のＭＯＳトランジスタを形
成する場合を示している。このときはＰを例えば不純物
ドーズ量2.0×1012cm-2で加速電圧120keVでイオン注入
する。エンハンスメント型とする場合はＢを例えば不純
物ドーズ量で加速電圧60keVでイオン注入する。
ジスタとなるデプレション型のＭＯＳトランジスタを形
成する場合を示している。このときはＰを例えば不純物
ドーズ量2.0×1012cm-2で加速電圧120keVでイオン注入
する。エンハンスメント型とする場合はＢを例えば不純
物ドーズ量で加速電圧60keVでイオン注入する。
マスク工程を経てレジスト34をマスクとして、ＳＩＴの
n+ドレイン又はソース５の電極をとるためのコンタクト
ホールとＭＯＳトランジスタの電極をとるためのコンタ
クトホールを、SiO2をエッチング除去して形成する（第
２図(n)）。
n+ドレイン又はソース５の電極をとるためのコンタクト
ホールとＭＯＳトランジスタの電極をとるためのコンタ
クトホールを、SiO2をエッチング除去して形成する（第
２図(n)）。
Ｐがドープされたｎ型ポリシリコン（ＤＯＰＯＳ）をＣ
ＶＤ法によって表面に形成し、ＳＩＴのp+ゲート４上の
ポリシリコン電極４′、ＳＩＴのドレイン又はソースの
ポリシリコン電極５′、ＭＯＳトランジスタのポリシリ
コン電極13、ＭＯＳトランジスタのドレイン電極10′及
び図中には示されていないが配線として用いるポリシリ
コンなどを除いて、マスク工程を経てレジストをマスク
としてＤＯＰＯＳをプラズマエッチングによって取り除
く（第２図(o)）。
ＶＤ法によって表面に形成し、ＳＩＴのp+ゲート４上の
ポリシリコン電極４′、ＳＩＴのドレイン又はソースの
ポリシリコン電極５′、ＭＯＳトランジスタのポリシリ
コン電極13、ＭＯＳトランジスタのドレイン電極10′及
び図中には示されていないが配線として用いるポリシリ
コンなどを除いて、マスク工程を経てレジストをマスク
としてＤＯＰＯＳをプラズマエッチングによって取り除
く（第２図(o)）。
SiO214とＤＯＰＯＳをマスクとしてSiO212を通してＰを
不純物ドーズ量３×1015cm-2で加速電圧110keVでイオン
注入し、PSGをCVDによって厚さ4000Å程度に形成した
後、アニーリングによってＭＯＳトランジスタのn+ソー
ス９及びn+ドレイン10を深さ約1.5μｍに、ＳＩＴのn+
ドレイン又はソース５を深さ約１μｍに形成する（第２
図(p)）。
不純物ドーズ量３×1015cm-2で加速電圧110keVでイオン
注入し、PSGをCVDによって厚さ4000Å程度に形成した
後、アニーリングによってＭＯＳトランジスタのn+ソー
ス９及びn+ドレイン10を深さ約1.5μｍに、ＳＩＴのn+
ドレイン又はソース５を深さ約１μｍに形成する（第２
図(p)）。
Al電極をとるためにコンタクトホールを形成するが、２
回のマスク工程を経てＰＳＧ、SiO2の順にエッチングし
て形成する（第２図(q)）。
回のマスク工程を経てＰＳＧ、SiO2の順にエッチングし
て形成する（第２図(q)）。
裏面のSiO2をエッチング除去し、表面と裏面にAlを蒸着
し、マスク工程を経て不要なAlをエッチング除去する
（第２図(r)）。
し、マスク工程を経て不要なAlをエッチング除去する
（第２図(r)）。
以上、第２図を参照して説明した本発明の製造方法はｐ
基板上につくられた光検出器となるｎチャンネルＳＩＴ
と、読み出し回路を構成するｎチャンネルＭＯＳトラン
ジスタを同時に同一の半導体基板上に製作するのに適し
た製造方法で、使用するマスクも15枚と少なくてすむ。
特に第２図(c)の工程でn-型エピタキシャル層のｐ反転
を防止する工程を導入することで良好なn-型エピタキシ
ャル層をつくれること、第２図(j)乃至(r)の工程でのＳ
ＩＴのゲート及びドレイン又はソースをセルフアライン
で形成する工程はゲートとドレイン又はソースの間隔を
一定になるように製作することができる。
基板上につくられた光検出器となるｎチャンネルＳＩＴ
と、読み出し回路を構成するｎチャンネルＭＯＳトラン
ジスタを同時に同一の半導体基板上に製作するのに適し
た製造方法で、使用するマスクも15枚と少なくてすむ。
特に第２図(c)の工程でn-型エピタキシャル層のｐ反転
を防止する工程を導入することで良好なn-型エピタキシ
ャル層をつくれること、第２図(j)乃至(r)の工程でのＳ
ＩＴのゲート及びドレイン又はソースをセルフアライン
で形成する工程はゲートとドレイン又はソースの間隔を
一定になるように製作することができる。
次に本発明の固体撮像装置を構成する光検出器であるＳ
ＩＴのマトリクスの構成方法とその光検出部の読み出し
方法と回路例を上げて、本発明の固体撮像装置の動作を
あわせて簡単に説明する。
ＩＴのマトリクスの構成方法とその光検出部の読み出し
方法と回路例を上げて、本発明の固体撮像装置の動作を
あわせて簡単に説明する。
第３図(a)に本発明の固体撮像装置の構成と読み出し回
路、第３図(b)に読み出しパルスのタイミングチャート
を示す。
路、第３図(b)に読み出しパルスのタイミングチャート
を示す。
第１図に示した本発明による光検出器となるＳＩＴ50は
n+埋め込み層２をソースとし、n-エピタキシャル層６の
表面に設けられたn+領域５をドレインとする倒立動作の
ＳＩＴで全てのソースが共通でゲートが垂直アドレス線
80に、ドレインが水平出力線81に接続されている。第３
図(b)のパルスタイミングに従ってφＴによってトラン
スファーＭＯＳトランジスタ53がＯＮ状態のときにφP
によって水平出力線81はプリチャージ電源57によってあ
る電位（それはＳＩＴの動作点によって決められる）に
充電され、その後垂直アドレス線80の１つにφGなるパ
ルスが加えられることによってその垂直アドレス線に接
続されている一列のＳＩＴは、一定の期間にＳＩＴに入
射した光によってチャンネル内の空乏層で発生したホー
ルがp+ゲートに蓄積されてゲートのポテンシャルは下が
っているがチャンネルが流れるソースからの電子による
電流が検知しうるほどには大きくないようなノーマリー
オフ型のＳＩＴで、かつそのφＧなるパルスが加わると
そのパルスがキャパシタ51を通して入射光量に対応して
発生したホールによるゲート電位の変化に加わって、入
射光量に応じた放電を起す。このときp+ゲートに蓄積さ
れたホールはソースにはき出され、ゲートはリフレッシ
ュされる。
n+埋め込み層２をソースとし、n-エピタキシャル層６の
表面に設けられたn+領域５をドレインとする倒立動作の
ＳＩＴで全てのソースが共通でゲートが垂直アドレス線
80に、ドレインが水平出力線81に接続されている。第３
図(b)のパルスタイミングに従ってφＴによってトラン
スファーＭＯＳトランジスタ53がＯＮ状態のときにφP
によって水平出力線81はプリチャージ電源57によってあ
る電位（それはＳＩＴの動作点によって決められる）に
充電され、その後垂直アドレス線80の１つにφGなるパ
ルスが加えられることによってその垂直アドレス線に接
続されている一列のＳＩＴは、一定の期間にＳＩＴに入
射した光によってチャンネル内の空乏層で発生したホー
ルがp+ゲートに蓄積されてゲートのポテンシャルは下が
っているがチャンネルが流れるソースからの電子による
電流が検知しうるほどには大きくないようなノーマリー
オフ型のＳＩＴで、かつそのφＧなるパルスが加わると
そのパルスがキャパシタ51を通して入射光量に対応して
発生したホールによるゲート電位の変化に加わって、入
射光量に応じた放電を起す。このときp+ゲートに蓄積さ
れたホールはソースにはき出され、ゲートはリフレッシ
ュされる。
φＧの立ち下りとともにトランスファ−ＭＯＳトランジ
スタ53をＯＦＦ状態にすることによってＳＩＴの放電電
荷量がトランスファ−キャパシタ55の放電量としてその
トタンスファ−キャパシタ55に記憶される。水平シフト
レジスタからφＳなるパルスを第３図(b)のタイミング
によって発生させ、そのφＳによってスイッチＭＯＳト
ランジスタ54を順次ＯＮ状態にすることによってトラン
スファーキャパシタ55に記憶されていた光情報がトラン
スファーキャパシタ55のビデオ電源58による充電によっ
て出力端子60に順次電気信号となって出力される。以下
順次垂直アドレス線を選択していく。
スタ53をＯＦＦ状態にすることによってＳＩＴの放電電
荷量がトランスファ−キャパシタ55の放電量としてその
トタンスファ−キャパシタ55に記憶される。水平シフト
レジスタからφＳなるパルスを第３図(b)のタイミング
によって発生させ、そのφＳによってスイッチＭＯＳト
ランジスタ54を順次ＯＮ状態にすることによってトラン
スファーキャパシタ55に記憶されていた光情報がトラン
スファーキャパシタ55のビデオ電源58による充電によっ
て出力端子60に順次電気信号となって出力される。以下
順次垂直アドレス線を選択していく。
プリチャージＭＯＳトランジスタ52、トランスファーＭ
ＯＳトランジスタ53、スイッチＭＯＳトランジスタ54及
び垂直シフトレジスタ70、水平シフトレジスタ71が同時
プロセスによってＳＩＴと同一基板上につくられたＭＯ
Ｓトランジスタから成っている。
ＯＳトランジスタ53、スイッチＭＯＳトランジスタ54及
び垂直シフトレジスタ70、水平シフトレジスタ71が同時
プロセスによってＳＩＴと同一基板上につくられたＭＯ
Ｓトランジスタから成っている。
トランスファーキャパシタ55を大きくすることで出力を
大きくすることができるが、このトランスファーキャパ
シタはＭＯＳトランジスタのｐ well７中のp+領域９を
用いてＳＩＴのp+ゲート上の絶縁ポリシリコンゲートを
つくる工程とまったく同じ工程でキャパシタを製作する
ことで大きくすることができる。
大きくすることができるが、このトランスファーキャパ
シタはＭＯＳトランジスタのｐ well７中のp+領域９を
用いてＳＩＴのp+ゲート上の絶縁ポリシリコンゲートを
つくる工程とまったく同じ工程でキャパシタを製作する
ことで大きくすることができる。
垂直シフトレジスタ70及び水平シフトレジスタ71は、例
えばＥ／Ｄ ＭＯＳインバータによるシフトレジスタと
スーパーバッファによって構成することができる。
えばＥ／Ｄ ＭＯＳインバータによるシフトレジスタと
スーパーバッファによって構成することができる。
第３図(c)に本発明の固体撮像装置の構成と読み出し回
路例を第３図(d)に読み出しパルスのタイミングチャー
トを示す。
路例を第３図(d)に読み出しパルスのタイミングチャー
トを示す。
この読み出し例では第１図に示した本発明による光検出
器となるＳＩＴ50は正立動作である。すなわちn+埋め込
み層２をドレインとし、n-エピタキシャル層６の表面に
設けられたn+領域５をソースとして用いる。したがって
ドレインが共通となり、垂直アドレス線80にはゲート
が、水平出力線81にはソースが接続される。
器となるＳＩＴ50は正立動作である。すなわちn+埋め込
み層２をドレインとし、n-エピタキシャル層６の表面に
設けられたn+領域５をソースとして用いる。したがって
ドレインが共通となり、垂直アドレス線80にはゲート
が、水平出力線81にはソースが接続される。
第３図(d)のパルスタイミングに従って垂直アドレス線8
0の１つがφＧなるパルスによって選択されると、その
垂直アドレス線80に接続されたＳＩＴは一定の期間にＳ
ＩＴに入射した光によってチャンネル内の空乏層で発生
したホールがp+ゲートに蓄積されてゲートのポテンシャ
ルは下がっているが、チャンネルを流れるソースからの
電子による電流が検知しうるほどには大きくないような
ノーマリーオフ型のＳＩＴで、かつそのφＧなるパルス
が加わると、そのパルスが入射光量に対応して発生した
ホールによるゲート電位の変化に加わって、入射光量に
応じた放電をして水平出力線81のそれぞれの電位を決め
る。φＧの高いレベルの期間内に水平シフトレジスタ71
からφＳなるパルスを発生することによってスイッチＭ
ＯＳトランジスタ54を順次ＯＮ状態にすることによって
垂直アドレス線上のＳＩＴに入射した光情報を電気信号
として出力端子60に取り出すことができる。水平アドレ
スの終った後φＧのパルスをφＲのパルスと同時にある
リフレッシュレベルにすることでＳＩＴのリフレッシュ
と水平出力線のリフレッシュをφＲのパルスによってリ
フレッシュＭＯＳトランジスタ52′をＯＮ状態にするこ
とで、同時に行う。以下順次垂直アドレス線を選択して
いく。
0の１つがφＧなるパルスによって選択されると、その
垂直アドレス線80に接続されたＳＩＴは一定の期間にＳ
ＩＴに入射した光によってチャンネル内の空乏層で発生
したホールがp+ゲートに蓄積されてゲートのポテンシャ
ルは下がっているが、チャンネルを流れるソースからの
電子による電流が検知しうるほどには大きくないような
ノーマリーオフ型のＳＩＴで、かつそのφＧなるパルス
が加わると、そのパルスが入射光量に対応して発生した
ホールによるゲート電位の変化に加わって、入射光量に
応じた放電をして水平出力線81のそれぞれの電位を決め
る。φＧの高いレベルの期間内に水平シフトレジスタ71
からφＳなるパルスを発生することによってスイッチＭ
ＯＳトランジスタ54を順次ＯＮ状態にすることによって
垂直アドレス線上のＳＩＴに入射した光情報を電気信号
として出力端子60に取り出すことができる。水平アドレ
スの終った後φＧのパルスをφＲのパルスと同時にある
リフレッシュレベルにすることでＳＩＴのリフレッシュ
と水平出力線のリフレッシュをφＲのパルスによってリ
フレッシュＭＯＳトランジスタ52′をＯＮ状態にするこ
とで、同時に行う。以下順次垂直アドレス線を選択して
いく。
ＭＯＳトランジスタ52′及び54、垂直シフトレジスタ7
0、水平シフトレジスタ71が同時プロセスによってＳＩ
Ｔと同一基板上につくられたＭＯＳトランジスタから成
ることは前に述べた読み出し方法例と同様である。
0、水平シフトレジスタ71が同時プロセスによってＳＩ
Ｔと同一基板上につくられたＭＯＳトランジスタから成
ることは前に述べた読み出し方法例と同様である。
〔発明の効果〕 本発明のＳＩＴ撮像装置を構成するＳＩＴはｐ基板上の
n+埋め込み層をＳＩＴの主電極の１つとするもので、基
板の深いところまで侵入しキャリアを発生させる長波長
光の感度をカットし、相対的に短波長光の感度を上げる
ことになる。つまりｐ基板内部で発生したホールはＳＩ
Ｔのp+ゲートへ拡散せず、ＳＩＴのゲートに蓄積される
有効なキャリアとはならない。
n+埋め込み層をＳＩＴの主電極の１つとするもので、基
板の深いところまで侵入しキャリアを発生させる長波長
光の感度をカットし、相対的に短波長光の感度を上げる
ことになる。つまりｐ基板内部で発生したホールはＳＩ
Ｔのp+ゲートへ拡散せず、ＳＩＴのゲートに蓄積される
有効なキャリアとはならない。
第４図、第５図に本発明の効果を説明するための図面を
示す。
示す。
第４図は本発明のＳＩＴ撮像装置とn+基板上につくられ
た従来のＳＩＴ撮像装置の分光感度の比較の一例のグラ
フである。従来のＳＩＴ撮像装置では波長感度のピーク
が７２０nm付近であるのに対して本発明では670nmと短
波長へと移っているのがわかる。さらに700nm以上の長
波長光での感度を低くおさえ、600nm以下の短波長での
感度が大きくなっている。
た従来のＳＩＴ撮像装置の分光感度の比較の一例のグラ
フである。従来のＳＩＴ撮像装置では波長感度のピーク
が７２０nm付近であるのに対して本発明では670nmと短
波長へと移っているのがわかる。さらに700nm以上の長
波長光での感度を低くおさえ、600nm以下の短波長での
感度が大きくなっている。
第５図は本発明の光電変換特性の一例である。第３図
(c)による読み出し方法での光電変換例で、試作デバイ
スの３例について示してある。光積分時間11msecで、入
力波長はλ＝655nmで、オプティカルゲインは104から10
5と非常に高感度なことがわかる。
(c)による読み出し方法での光電変換例で、試作デバイ
スの３例について示してある。光積分時間11msecで、入
力波長はλ＝655nmで、オプティカルゲインは104から10
5と非常に高感度なことがわかる。
第１図はＳＩＴとＭＯＳトランジスタの概略断面図、第
２図はＳＩＴとＭＯＳトランジスタの同時プロセスを説
明するための概略断面図、第３図は本発明の固体撮像装
置の動作の説明図、第４図・第５図は本発明の効果を説
明するための図面で、それぞれ分光感度特性、光電変換
特性を示している。 １……ｐ型Ｓｉ基板、２……n+埋め込み層、３……n+分
離領域、４……ＳＩＴのp+ゲート、４′……ＳＩＴのp+
ゲート４の絶縁ポリシリコン電極、４……ＳＩＴのp+
ゲート上のＭＯＳキャパシタの酸化膜、５……ＳＩＴの
n+ドレイン又はソース、５′……ＳＩＴのn+ドレイン又
はソース５のポリシリコン電極、６……低不純物密度n-
領域、７……ｐ well、８……p+チャンネルストッパ、
９、10……ＭＯＳトランジスタのn+ドレイン又はソー
ス、10′……ＭＯＳトランジスタのn+ドレイン又はソー
ス10のポリシリコン電極、11……ＭＯＳトランジスタの
チャンネル、12……ＭＯＳトランジスタのゲート酸化
膜、13……ＭＯＳトランジスタのポリシリコンゲート、
14……フィールド酸化膜、20……ｐ反転防止ｎ層、25…
…n+分離、29……フィールドSiO2、50……ＳＩＴ、51…
…ＭＯＳキャパシタ、52……プリチャージＭＯＳトラン
ジスタ、52′……リフレッシュＭＯＳトランジスタ、53
……トランスファーＭＯＳトランジスタ、54……スイッ
チＭＯＳトランジスタ、70……垂直シフトレジスタ、71
……水平シフトレジスタ
２図はＳＩＴとＭＯＳトランジスタの同時プロセスを説
明するための概略断面図、第３図は本発明の固体撮像装
置の動作の説明図、第４図・第５図は本発明の効果を説
明するための図面で、それぞれ分光感度特性、光電変換
特性を示している。 １……ｐ型Ｓｉ基板、２……n+埋め込み層、３……n+分
離領域、４……ＳＩＴのp+ゲート、４′……ＳＩＴのp+
ゲート４の絶縁ポリシリコン電極、４……ＳＩＴのp+
ゲート上のＭＯＳキャパシタの酸化膜、５……ＳＩＴの
n+ドレイン又はソース、５′……ＳＩＴのn+ドレイン又
はソース５のポリシリコン電極、６……低不純物密度n-
領域、７……ｐ well、８……p+チャンネルストッパ、
９、10……ＭＯＳトランジスタのn+ドレイン又はソー
ス、10′……ＭＯＳトランジスタのn+ドレイン又はソー
ス10のポリシリコン電極、11……ＭＯＳトランジスタの
チャンネル、12……ＭＯＳトランジスタのゲート酸化
膜、13……ＭＯＳトランジスタのポリシリコンゲート、
14……フィールド酸化膜、20……ｐ反転防止ｎ層、25…
…n+分離、29……フィールドSiO2、50……ＳＩＴ、51…
…ＭＯＳキャパシタ、52……プリチャージＭＯＳトラン
ジスタ、52′……リフレッシュＭＯＳトランジスタ、53
……トランスファーＭＯＳトランジスタ、54……スイッ
チＭＯＳトランジスタ、70……垂直シフトレジスタ、71
……水平シフトレジスタ
Claims (3)
- 【請求項１】縦型静電誘導トランジスタを１画素の光検
出器とする固体撮像装置で、前記縦型静電誘導トランジ
スタが、低不純物密度の第１の層とその第１の層とは導
電型の異なる高不純物密度の第２の層からなるシリコン
ウェハの前記第１の層の表面に形成された少なくとも１
つの第１の主電極領域、その第１の主電極領域をはさむ
ように形成されたゲート領域、そのゲート領域の上面に
少なくともその一部分に第１の絶縁物によって絶縁され
前記ゲート領域とキャパシタを形成するよう設けられた
第１の絶縁ゲート領域を備え、第２の主電極が前記第１
の層と前記第２の層との間の一部分に前記第２の層とは
導電型の異なる前記第１の主電極と対向して設けられた
第３の層から成ることを特徴とし、かつ、前記第３層と
同じ導電型で、前記第３の層に接するように形成された
分離領域で前記縦型静電誘導トランジスタを取り囲み、
隣接した前記縦型静電誘導トランジスタと分離するとと
もに、前記第２の主電極とともに主電極の一部となした
ことを特徴とする固体撮像装置。 - 【請求項２】縦型静電誘導トランジスタを１画素の光検
出器とし、かつ前記光検出器の走査のためのＭＯＳトラ
ンジスタと、読み出しのための走査パルスを発生させる
シフトレジスタを構成するＭＯＳトランジスタとを読み
出し回路とする固体撮像装置で、前記縦型静電誘導トラ
ンジスタが、低不純物密度の第１の層とその第１の層と
は導電型の異なる高不純物密度の第２の層からなるシリ
コンウェハの前記第１の層の表面に形成された少なくと
も１つの第１の主電極領域、その第１の主電極領域をは
さむように形成されたゲート領域、そのゲート領域の上
面に少なくともその一部分に第１の絶縁物によって絶縁
され前記ゲート領域とキャパシタを形成するよう設けら
れた第１の絶縁ゲート領域を備え、第２の主電極が前記
第１の層と前記第２の層との間の一部分に前記第２の層
とは導電型の異なる前記第１の主電極と対向して設けら
れた第３の層から成ることを特徴とし、前記第３層と同
じ導電型で、前記第３の層に接するように形成された分
離領域で前記縦型静電誘導トランジスタを取り囲み、隣
接した前記縦型静電誘導トランジスタと分離するととも
に、前記第２の主電極とともに主電極の一部となしたこ
とを特徴とし、前記ＭＯＳトランジスタが、前記第１の
層中に前記第２の層に接するように形成されたウェル
と、前記ウェルの上面に形成された第３の主電極領域及
び第４の主電極領域を備え、前記第３の主電極領域と前
記第４の主電極領域の間の表面に、第２の絶縁物によっ
て絶縁されて設けられた、第２の絶縁ゲート領域から成
ることを特徴とする固体撮像装置。 - 【請求項３】縦型静電誘導トランジスタとＭＯＳトラン
ジスタをシリコン基板に同時に製作する固体撮像装置の
製造方法において、 （ｉ）第２の層となる前記シリコン基板上に第３の層と
なる領域を形成した後、前記第２の層に前記第３の層を
はさむように第１の層をエピタキシャル成長させる工
程。 （ii）前記第１の層の上面から前記第１の層中に前記Ｍ
ＯＳトランジスタのウェルを形成するための第１の不純
物ドーピング、分離領域を形成するための第２の不純物
ドーピング、前記ＭＯＳトランジスタのチャンネルスト
ッパを形成するための第３の不純物ドーピングを順に行
った後、熱処理によってそれぞれ前記ウェル領域、前記
分離領域、前記チャンネルストッパ領域を形成する工
程。 （iii）前記ＭＯＳトランジスタを形成する部分以外の
前記第１の層の上面にＬＯＣＯＳによってフィールド酸
化膜を形成し、前記縦型静電誘導トランジスタのゲート
領域と第１の主電極領域をセルフアラインにて形成する
ため前記フィールド酸化膜の前記ゲート領域の上面部分
と前記フィールド酸化膜の前記第２の主電極領域の上面
部分を同時にエッチング除去する工程。 （iv）前記縦型静電誘導トランジスタの前記ゲート領域
の形成後、前記ＭＯＳトランジスタの第２の酸化膜を前
記縦型静電誘導トランジスタの前記ゲート領域上にキャ
パシタを構成するための第１の酸化膜と同時に形成し、
前記ＭＯＳトランジスタのチャンネルドープを行う工
程。 （ｖ）前記縦型静電誘導トランジスタの前記ゲート領域
と前記キャパシタを構成するための第１の絶縁ゲート領
域及び前記第１の主電極の第１の電極領域と、前記ＭＯ
Ｓトランジスタの第２の絶縁ゲート領域及び第３の主電
極の第２の電極領域及び第４の主電極の第３の電極領域
としてＤＯＰＯＳを同時に形成する工程。 （vi）前記縦型静電誘導トランジスタの前記第１の主電
極領域と、前記ＭＯＳトランジスタの前記第３の主電極
及び前記第４の主電極を同時に形成する工程。 を少なくとも有することを特徴とする固体撮像装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216197A JPH0650771B2 (ja) | 1986-09-13 | 1986-09-13 | 固体撮像装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216197A JPH0650771B2 (ja) | 1986-09-13 | 1986-09-13 | 固体撮像装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372151A JPS6372151A (ja) | 1988-04-01 |
| JPH0650771B2 true JPH0650771B2 (ja) | 1994-06-29 |
Family
ID=16684794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216197A Expired - Fee Related JPH0650771B2 (ja) | 1986-09-13 | 1986-09-13 | 固体撮像装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650771B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912054A (en) * | 1987-05-28 | 1990-03-27 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation process for providing different backgate and substrate bias |
| JP2015177034A (ja) * | 2014-03-14 | 2015-10-05 | キヤノン株式会社 | 固体撮像装置、その製造方法、及びカメラ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59108463A (ja) * | 1982-12-14 | 1984-06-22 | Olympus Optical Co Ltd | 固体撮像装置 |
| JPH0644617B2 (ja) * | 1984-09-14 | 1994-06-08 | 株式会社東芝 | 集積回路の製造方法 |
-
1986
- 1986-09-13 JP JP61216197A patent/JPH0650771B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6372151A (ja) | 1988-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |