JPH0455029B2

JPH0455029B2 -

Info

Publication number: JPH0455029B2
Application number: JP58213871A
Authority: JP
Inventors: Hiroshi Nakano
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-11-14
Filing date: 1983-11-14
Publication date: 1992-09-02
Also published as: JPS60105387A

Description

【発明の詳細な説明】産業上の利用分野本発明は、例えばフイールド周波数が２倍の表
示がされるテレビジヨン受像機に適用して好適な
テレビジヨン受像機に関する。

背景技術とその問題点現行のテレビ方式においては、インターレース
と呼ばれる走査方法が行なわれている。即ち、１
枚の画像（フレーム）を２回の垂直走査（フイー
ルド）で送像するもので、これは限られた周波数
帯域において、観察者の目にちらつきを感じさせ
ずに、走査線数をできるだけ多くしようとするた
めに考えられたものである。

しかし、主にヨーロツパにおけるCCIR方式に
おいては、フイールド周波数は50Hzであり、この
周波数ではちらつきを完全に除去できるものでは
なく、特に輝度の高い画面ではちらつきを感じさ
せてしまう。

そこで従来、フイールド周波数が２倍の表示が
されるテレビジヨン受像機が提案されている。第
１図はその一例を示すものである。

同図において、１はアンテナ、２はチユーナ、
３は中間周波増幅器、４は映像検波回路である。
映像検波回路４からは、例えば625ライン／50フ
イールド、２：１のインターレース方式の映像信
号S_Vが得られる。

この映像信号S_VはＡ／Ｄ変換器５でデジタル
信号に変換された後、フイールド周波数が２倍と
されたフイールド２倍速映像信号に変換されるた
めに変換回路６に供給される。

変換回路６は、フイールドメモリ（１フイール
ド期間（1V）の画素分の記憶容量を有するラン
ダムアクセスメモリ）６ａ及び６ｂ、スイツチ回
路６ｃ及び６ｄより構成される。スイツチ回路６
ｃは1V毎にメモリ６ａ及び６ｂ側に切換えられ、
一方スイツチ回路６ｄはこれとは逆側に切換えら
れる。また、スイツチ回路６ｃにて選択された方
のメモリには上述した画素のタイミングの書き込
みクロツクパルスが供給されると共に、スイツチ
回路６ｄにて選択されたメモリにはその２倍の周
波数の読み出しクロツクパルスが供給される。

Ａ／Ｄ変換器５でデジタル信号に変換された映
像信号S_Vは、スイツチ回路６ｃを介して1V毎に
１フイールド分ずつメモリ６ａ及び６ｂに供給さ
れて書き込みがなされると共に、メモリ６ｂ及び
６ａより直前の1Vに書き込まれた１フイールド
分の映像信号が１／２Ｖの周期をもつて２回連続して読み出され、これがスイツチ回路６ｄを介して
得られる。つまり、このスイツチ回路６ｄよりフ
イールド周波数が２倍とされたフイールド２倍速
映像信号S_V′が得られる。

この映像信号S_V′は、Ｄ／Ａ変換器７にてアナ
ログ信号に変換された後信号処理回路８に供給さ
れる。そして、この信号処理回路８より赤、緑及
び青原色信号Ｒ，Ｇ及びＢが得られ、夫々受像管
９に供給される。

また、映像検波回路４より得られる映像信号
S_Vは垂直同期分離回路１０に供給される。この
分離回路１０より得られる垂直同期信号P_Vは、
逓倍器１１にて２逓倍されて２倍の周波数の信号
とされ、この信号が垂直偏向回路１２を通じて偏
向コイル１３に供給される。

また、Ｄ／Ａ変換器７より得られる映像信号
S_V′は水平同期分離回路１４に供給される。この
分離回路１４より得られる水平同期信号P_H′（通
常の２倍の周波数を有する）は水平偏向回路１５
を通じて偏向コイル１３に供給される。

第１図例は以上のように構成され、受像管９に
はフイールド周波数が２倍とされた原色信号Ｒ，
Ｇ及びＢが供給されると共に水平及び垂直偏向走
査が２倍速でなされるので、受像管９には、フイ
ールド周波数の２倍とされたカラー画像が表示さ
れる。従つて、上述したCCIR方式においても、
フイールド周波数は２倍の100Hzとなり、ちらつ
きを感じることがなくなる。

しかしながら、この第１図例の場合には、変換
回路６より得られる映像信号S_V′の水平同期が周
期的に乱れ、画面上部にこれによる歪が生じる不
都合がある。

即ち、映像検波回路４より得られる映像信号
S_Vの、メモリ６ａ及び６ｂへの書き込み状態は
第２図Ａに示すように表わされる。F₁及びF₂は
夫々第１及び第２フイールドを示している。そし
て、変換回路６からの映像信号S_V′は第２図Ｂに
示すように表わされる。同図において、矢印は垂
直同期信号の位置を示している。この第２図Ｂか
らも明らかなように、映像信号S_V′は、２フイー
ルド毎、即ち１／50秒毎（破線矢印で示す）に水平同期の位相が180゜ずれてしまい、これにより画面
上部の同期が乱れ、画像歪を生じるのである。

そこで本出願人は、先に、このような画像歪を
生じないものを提案した。第３図はその例を示す
ものである。この第３図において、第１図と対応
する部分には同一符号を付して示している。

同図において、映像検波回路４より得られる映
像信号S_Vは、Ａ／Ｄ変換器５でデジタル信号に
変換された後、フイールド周波数が２倍とされた
フイールド２倍速映像信号に変換されるために変
換回路１６に供給される。

変換回路１６は、夫々313水平期間（313H）及
び312水平期間（312H）の画素分の記憶容量を有
するフイールドメモリ（ランダムアクセスメモ
リ）１６ａ及び１６ｂ、スイツチ回路１６ｃ及び
１６ｄにて構成される。スイツチ回路１６は、メ
モリ１６ａ側に313H、メモリ１６ｂ側に312Hず
つ交互に切換えられる。一方、スイツチ回路１６
ｄはこれとは逆側に切換えられる。これらスイツ
チ回路１６ｃ及び１６ｄの切換制御はコントロー
ル回路１７によつて行われる。このコントロール
回路１７には、映像信号S_Vより同期分離回路１
８で分離された水平及び垂直同期信号P_H及びP_V
が供給される。

スイツチ回路１６ｃにて選択された方のメモリ
には上述した画素のタイミングの書き込みクロツ
クパルスが供給されると共に、スイツチ回路１６
ｄにて選択されたメモリにはその２倍の周波数の
読み出しクロツクパルスが供給される。

Ａ／Ｄ変換器５でデジタル信号に変換された映
像信号S_Vは、スイツチ回路１６ｃを介して、メ
モリ１６ａ及び１６ｂに供給され、夫々313H及
び312H分ずつ交互に書き込まれる。第４図Ａは、
メモリ１６ａ及び１６ｂの書込み状態を示すもの
であり、F₁及びF₂は第１及び第２のフイールド
を示している。また、一方に書き込みがなされて
いる313H及び312Hに他方のメモリ１６ｂ及び１
６ａからは直前の312H及び313Hに書き込まれた
映像信号が２回続けて読み出され、これがフイー
ルド２倍速映像信号S_V ^*としてスイツチ回路１６
ｄより得られる。第４図Ｂはスイツチ回路１６ｄ
より得られる映像信号S_V ^*を示すものであり、同
図Ａと対応するフイールド部分には同一符号を付
している。ところで、書き込み時間と読み出し時
間との違いから、映像信号S_V ^*には１フイールド
当り１ライン分の余分あるいは欠如を生じる。

第４図Ｂにおいて、例えばF₁，F₁フイールド
の部分（メモリ１６ａからの読み出し部分）にお
いては、時間の関係上313ラインは読み出されな
い。また、例えばF₂，F₂フイールドの部分（メ
モリ１６ｂからの読み出し部分）においては、１
ライン分映像信号が不足し、その間読み出しは止
められ、１ライン分の映像信号が欠如する（１点
鎖線で図示）。このような映像信号の余分及び欠
如は垂直ブランキング期間中のものであり、実際
の画面上では支障とならない。

以上のメモリ１６ａ及び１６ｂへの書き込み、
読み出しは、コントロール回路１７によつて制御
される。

スイツチ回路１６ｄより得られる映像信号S_V ^*
はＤ／Ａ変換器７にてアナログ信号に変換された
後、信号処理回路８に供給される。そして、この
信号処理回路８より赤、縁及び青原色信号Ｒ，Ｇ
及びＢが得られ、夫々受像管９に供給される。

また、コントロール回路１７からは、第４図Ｂ
の矢印で示すタイミングで垂直同期信号P_V ^*が発
生される。即ち、第１のF₁フイールドの開始、
これより312ライン後つまり第２のF₁フイールド
の開始、これより311.5ライン後、これより313ラ
イン後、これより313.5ライン後つまり第１のF₁
フイールドの開始、以下同様のタイミングで垂直
同期信号P_V ^*が発生される。この同期信号P_V ^*は
垂直偏向回路１２を通じて偏向コイル１３に供給
され、垂直偏向走査がなされる。同期信号P_V ^*を
上述したタイミングで発生させることにより、
F₁フイールド同士、F₂フイールド同士は同一位
置に走査線が形成され、F₁フイールド、F₂フイ
ールドに夫々形成された走査線は、夫々１／２走査線間隔だけずれるようにされる。即ち、映像信号
S_Vのインターレース関係をそのまま保つたもの
とされる。

また、Ｄ／Ａ変換器７より得られる映像信号
S_V ^*は水平同期分離回路１４に供給される。そし
て、この分離回路１４より得られる水平同期信号
P_H ^*（通常の２倍の周波数を有する）は水平偏向
回路１５を通じて偏向コイル１３に供給され、水
平偏向走査がなされる。

この第３図例によれば、第４図Ｂに示すように
映像信号S_V ^*の水平同期は連続したものとなり、
従つて、第１図例におけるような水平同期の不連
続による同期乱れはなく、これによる画係歪を生
じることがない。

ところで、この第３図例において、スチル表示
をする場合について考えてみる。

このスチル表示をする場合には、スイツチ回路
１６ｃ，１６ｄの切換位置があるフイールドから
固定され、読み出し状態にある一方のメモリより
同一フイールドの映像信号が繰り返し読み出され
るようにされる。

例えばスイツチ回路１６ｃ及び１６ｄが夫々メ
モリ１６ｂ及び１６ａに切り換えられ、メモリ１
６ｂ及び１６ａが夫々書き込み及び読み出し状態
で固定された場合には、第５図Ｂに示すように、
メモリ１６ａよりF₁フイールドの映像信号が繰
り返し読み出され、従つて、変換回路１６からは
あるF₁フイールドの映像信号のみによるフイー
ルド２倍速映像信号S_V ^*が得られる。従つて、受
像管９には、あるF₁フイールドの映像信号によ
る静止画が表示される。また、この状態において
映像信号S_Vの書き込みは常にメモリ１６ｂに対
して行なわれる。第５図Ａはこの書き込み状態を
示している。この場合、メモリ１６ｂは312H分
であるから１フイールドおきに1H分の容量不足
が生じるが、スチル表示に際して新たな書き込み
データは必要としないので問題とはならない。

次に例えばスイツチ回路１６ｃ及び１６ｄが
夫々メモリ１６ａ及び１６ｂに切換えられ、メモ
リ１６ａ及び１６ｂが夫々書き込み及び読み出し
状態で固定された場合には、第６図Ｂに示すよう
に、メモリ１６ｂよりF₂フイールドの映像信号
が繰り返し読み出され、従つて、変換回路１６か
らはあるF₂フイールドの映像信号のみによるフ
イールド２倍速映像信号S_V ^*が得られる。従つ
て、受像管９には、あるF₂フイールドの映像信
号による静止画が表示される。また、この状態に
おいて、映像信号S_Vの書き込みは常にメモリ１
６ａに対して行なわれる。第６図Ａはこの書き込
み状態を示している。この場合、メモリ１６ａは
313H分であるから１フイールドおきに1H分のデ
ータ不足が生じるが、これも問題とはならない。

ところで、以上述べたスチル表示の際において
も、垂直同期信号P_V ^*は、通常再生時と同様のタ
イミングで発生され（第４図Ｂ、第５図Ｂ、第６
図Ｂの矢印参照）、表示される静止画は、同一信
号による走査線が１／２走査線間隔をもつて形成されるインターレース表示である。そのため、斜線
部分に階段状の歪、いわゆる「ギザ」が目立ち視
感を損ねる欠点がある。尚この「ギザ」について
は本出願人による先願（特願昭58−23998）に詳
述されている。

発明の目的本発明は斯る点に鑑み、スチル表示の際に上述
したような、「ギザ」が生じないようにしたもの
である。

発明の概要本発明は上記目的を達成するため、スチル表示
の際に垂直同期信号をフイールドメモリからの出
力データの先頭位置と同期させ、同一信号による
走査線が同一位置に形成されるようにしたもので
ある。

実施例以下第７図を参照しながら本発明の一実施例に
ついて説明しよう。この第７図において第３図と
対応する部分には同一符号を付し、その詳細説明
は省略する。

同図において、同期分離回路１８より得られる
水平同期信号P_H及び垂直同期信号P_Vは、夫々ク
ロツクパルス発生器１９に供給される。この発生
器１９からは所定周波数、例えば３／16fsc（fscは色副搬送波周波数）の書き込みクロツクパルス
WCKが得られ、これが書き込みアドレスカウン
タ２０のクロツク端子CKに供給される。また、
この発生器１９からは、クロツクパルスWCKの
２倍の周波数、例えば３／８fscの読み出しクロツクパルスRCKが得られ、これが読み出しアドレス
カウンタ２１のクロツク端子CKに供給される。

また、発生器１９からは所定周波数、例えば
3fscのマスタークロツクパルスMCKが得られ、
これが信号発生回路２２に供給される。また、こ
の信号発生回路２２には、同期分離回路１８より
同期信号P_H及びP_Vが供給される。また、この信
号発生回路２２には端子２３よりスチル表示信号
S_CSが供給される。そして、この信号発生回路２
２からは、カウンタ２０及び２１のクリア信号
WCLR及びRCLR、垂直同期信号P_V ^*、スイツチ
回路１６ｃ及び１６ｄの切換制御信号S₁及びS₂が
得られる。

第８図はこの信号発生回路２２の一例である。

同図において、同期分離回路１８からの同期信
号P_V（第９図Ａに図示）、P_H（第９図Ｂに図示）
は、位相調整回路２４に供給される。この位相調
整回路２４からは、313H及び312H毎に順次発生
される垂直同期信号P_V′（第９図Ｃに図示）が得
られる。この垂直同期信号P_V′は書き込みアドレ
スカウンタ２０のクリア信号WCLRとされる。

また、この垂直同期信号P_V′はカウンタ２５の
クリア端子CLRに供給され、そのクロツク端子
CKには水平同期信号P_Hが供給される。そして、
このカウンタ２５の出力は313Hの検出回路２６
に供給される。従つて、この検出回路２６からは
314Hの開始毎の信号１／２P_V′（第９図Ｄに図示）が得られる。

この信号１／２P_V′はカウンタ２７のクリア端子 CLRに供給され、そのクロツク端子CKには水平
同期信号P_Hが供給される。

このカウンタ２７の出力は、OH検出回路２
８、156H検出回路２９、311H検出回路３０及び
468H検出回路３１に供給される。検出回路２８
及び２９の出力はオア回路３２に供給される。ま
た、検出回路３０及び３１の出力は、夫々0.75H
及び0.25Hの遅延量を有する遅延線３３及び３４
を介してオア回路３２に供給される。遅延線３３
及び３４にはマスタークロツクパルスMCKがク
ロツクパルスとして供給される。結局、オア回路
３２からは、信号１／２P_V′のタイミングから0H、 156H、311.75H及び468.25Hのタイミングで信号
が発生し、これが垂直同期信号P_V ^*（第９図Ｆに
図示）とされる。

また、カウンタ２７の出力は、0H検出回路３
５、156H検出回路３６、312H検出回路３７及び
468H検出回路３８に供給される。検出回路３５
〜３７の出力はオア回路３９に供給される。また
検出回路３８の出力は0.5Hの遅延量を有する遅
延線４０を介してオア回路３９に供給される。遅
延線４０にはマスタークロツクパルスMCKがク
ロツクパルスとして供給される。結局、オア回路
３９からは、信号／２P_V′のタイミングから0H， 156H，312H及び468.5Hのタイミングで信号が発
生し、これが読み出しアドレスカウンタ２１のク
リア信号RCLR（第９図Ｅに図示）とされる。

また、第８図において、４１はトグル回路であ
り、位相調整回路２４からの垂直同期信号P_V′が
供給される。また、このトグル回路４１には信号
１／２P_V′がリセツト信号として供給される。また、このトグル回路４１にはスチル表示信号S_CSが供
給される。スチル表示信号S_CSが供給されないと
き、トグル回路４１は垂直同期信号P_V′に基づい
たトグル動作をし、その出力側には、切換制御信
号S₁（第９図Ｇ参照）及びS₂（第９図Ｈ参照）が得
られる。一方、スチル表示信号S_CSが供給される
ときそのトグル動作は停止させられ、切換制御信
号S₁及びS₂は所定の状態を維持するようにされ
る。例えば時点t₁に信号S_CSが供給されると、S₁
及びS₂は、第９図Ｇ及びＨの破線で示すように
夫々高レベル“１”及び低レベル“０”の状態を
維持する。

第７図に戻つて、切換制御信号S₁及びS₂は、
夫々スイツチ回路１６ｃ及び１６ｄに供給され
る。そして、切換制御信号S₁及びS₂が高レベル
“１”のとき、夫々メモリ１６ａ側に切換えられ、
一方低レベル“０”のとき、夫々メモリ１６ｂ側
に切換えられる。即ち、スイツチ回路１６ｃは、
メモリ１６ａ側に313H、メモリ１６ｂ側に312H
ずつ交互に切換えられると共に、スイツチ回路１
６ｄはこれとは逆側に切換えられる。尚、スイツ
チ回路１６ｃが切換えられた方のメモリは書き込
み状態とされ、一方スイツチ回路１６ｄが切換え
られた方のメモリは読み出し状態とされる。

また、信号発生回路２２から得られるクリア信
号WCLR及びRCLRは、夫々カウンタ２及び２１
のクリア端子CLRに供給される。カウンタ２０
及び２１からの書き込みアドレスW_AD及び読み出
しアドレスR_ADは夫々アドレス切換回路４２を介
してメモリ１６ａ及び１６ｂに供給される。この
場合、アドレス切換回路４２の切換により、メモ
リ１６ａ及び１６ｂのうち、書き込み状態にある
方には書き込みアドレスW_ADが、読み出し状態に
ある方には読み出しアドレスR_ADが供給される。
尚、読み出しクロツクパルスRCKは書き込みク
ロツクパルスWCKの２倍の周波数なので、メモ
リ１６ａ及び１６ｂから読み出しは書き込みの倍
の速度で行なわれる。

また、信号発生回路２２から得られる垂直同期
信号R_V ^*は切換スイツチ４３の一方の固定端子４
３ａに供給され、その他方の固定端子４３ｂには
クリア信号RCLRが供給される。この切換スイツ
チ４３にはスチル表示信号S_CSが供給され、スチ
ル表示のときには端子４３ｂ側に、通常表示のと
きには端子４３ａ側に切換えられる。そして、こ
の切換スイツチ４３からの信号は垂直偏向回路１
２に供給される。

本例は以上のように構成され、以下その動作を
説明する。

まず、スチル表示信号S_CSが供給されない通常
表示の際には、Ａ／Ｄ変換器５でデジタル信号に
変換された映像信号S_Vは、スイツチ回路１６ｃ
を介してメモリ１６ａ及び１６ｂに供給され、
夫々313H分及び312H分ずつ交互に書き込まれる
（第４図Ａ参照）。また、一方に書き込みがなされ
ている313H及び312Hに他方のメモリ１６ｂ及び
１６ａからは直前の312H及び313Hに書き込まれ
た映像信号が２回続けて読み出され、これがフイ
ールド２倍速映像信号S_V ^*（第４図Ｂ参照）とし
てスイツチ回路１６ｄより得られる。またこの
際、垂直偏向回路１２には切換スイツチ４３を介
して垂直同期信号P_V ^*が供給される。この垂直同
期信号P_V ^*は、第１のF₁フイールドの開始、これ
より312ライン（156H）後、これより311.5ライ
ン（155.75H）後、これより313ライン（156.5H）
後、これより313.5ライン（156.75H）後つまり第
１のF₁フイールドの開始のタイミングで発生さ
れたものである（第４図Ｂの矢印及び第９図Ｆ参
照）。従つて、通常表示の際には、F₁フイールド
同士、F₂フイールド同士は同一位置に走査線が
形成され、F₁フイールド、F₂フイールドに夫々
形成された走査線は夫々１／２走査線間隔だけずれるようにされる。即ち、映像信号S_Vのインター
レース関係をそのまま保つたフイールド周波数が
２倍とされた画像が表示される。

次に、スチル表示信号S_CSが供給されるスチル
表示の際には、切換制御信号S₁及びS₂が所定状態
を維持するようにされる。例えば切換制御信号S₁
及びS₂が夫々“０”及び“１”の状態とされる場
合を考える。このとき、スイツチ回路１６ｃ及び
１６ｄは夫々メモリ１６ｂ及び１６ａ側に切換え
られ、メモリ１６ｂ及び１６ａは夫々書き込み状
態及び読み出し状態とされる。第１０図Ａはこの
ときの書き込み状態を示すもので、同図Ｂはスイ
ツチ回路１６ｄより得られるフイールド２倍速映
像信号S_V ^*を示すもので、F₁フイールドの映像信
号のみによるものが得られる。またこの際、垂直
偏向回路１２には切換スイツチ４３を介してクリ
ア信号RCLRが垂直同期信号として供給される。
このクリア信号RCLRは、第１０図Ｂの矢印で示
すように、各フイールドの開始タイミング即ち、
メモリ１６ａからの出力データの先頭位置のタイ
ミングで発生されるものである。従つて、この場
合には、F₁フイールドの映像信号による静止画
が表示され、しかも、各フイールドの走査線は同
一位置に形成されインターレース表示はされな
い。即ち、同一信号による走査線は同一位置に形
成される。

また例えば、切換制御信号S₁及びS₂が夫々
“１”及び“０”の状態とされる場合を考える。
このとき、スイツチ回路１６ｃ及び１６ｄは夫々
メモリ１６ａ及び１６ｂ側に切換えられ、メモリ
１６ａ及び１６ｂは夫々書き込み状態及び読み出
し状態とされる。第１１図Ａはこのときの書き込
み状態を示すもので、同図Ｂはスイツチ回路１６
ｄより得られるフイールド２倍速映像信号S_V ^*を
示すもので、F₂フイールドのみによるものが得
られる。またこの際も垂直偏向回路１２には切換
スイツチ４３を介して各フイールドの開始タイミ
ングで発生されるクリア信号RCLR（第１１図Ｂ
の矢印）が垂直同期信号として供給される。従つ
てこの場合には、F₂フイールドの映像信号によ
る静止画が表示され、しかも、各フイールドの走
査線は同一位置に形成され、インターレース表示
はされない。

このように本例によれば、スチル表示の際、各
フイールドの走査線は同一位置に形成され、即ち
同一信号による走査線は同一位置に形成されイン
ターレース表示されないので、斜線部分に階段状
の歪、いわゆる「ギザ」は生じない。

発明の効果以上述べた本発明によれば、スチル表示の際に
垂直同期信号をフイールドメモリからの出力デー
タの先頭位置と同期させ、同一信号による走査線
が同一位置に形成されるようになされているの
で、スチル表示の際はインターレース表示はされ
ず、従つて斜線部分に階段状の歪、いわゆる「ギ
ザ」が生じ視感を損ねるということはない。

【図面の簡単な説明】

第１図及び第３図は夫々従来例の構成図、第２
図、第４図〜第６図は夫々従来例の説明のための
図、第７図は本発明の一実施例を示す構成図、第
８図はその要部の具体構成図、第９図〜第１１図
は夫々一実施例の説明のための図である。４は映像検波回路、９は受像管、１６は変換回
路、１８は同期分離回路、１９はクロツクパルス
発生器、２０及び２１は夫々書き込み及び読み出
しアドレスカウンタ、２２は信号発生回路、４２
はアドレス切換回路、４３は切換スイツチであ
る。

Claims

【特許請求の範囲】１インターレース方式の映像信号を受信し、フ
イールドメモリを用いて上記映像信号のフイール
ド周波数を変換した後、受像管に供給するように
したテレビジヨン受像機において、上記受信した映像信号を供給して水平及び垂直
同期信号を分離する同期分離回路と、該同期分離回路から出力された水平及び垂直同
期信号に基づいて、上記受信した映像信号の１フ
レーム分を、それぞれ整数ライン分ずつ複数フイ
ールドに分けて上記フイールドメモリに書き込む
と共に、上記フイールドメモリに書き込された１
フレーム分の映像信号を書き込み時の複数倍の速
度で上記各フイールド毎に複数回ずつ連続して読
み出し、且つ、上記連続して読み出された２つの
フイールド信号が同じフイールド信号に基づく場
合では該フイールド信号による走査線が同一位置
に形成されると共に、異なるフイールド信号に基
づく場合ではインターレースを行うように該フイ
ールド信号による走査線が所定量ずれて形成され
るように上記受像管の垂直偏向を制御するような
タイミングの垂直同期信号を発生するように上記
フイールドメモリの書き込み及び読み出しを制御
する制御回路とを設け、スチル表示の際に、垂直同期信号を上記フイー
ルドメモリから読み出されたデータの先頭位置と
同期するように上記制御回路で制御するようにし
たことを特徴とするテレビジヨン受像機。