JPH0455531B2 - - Google Patents
Info
- Publication number
- JPH0455531B2 JPH0455531B2 JP61314164A JP31416486A JPH0455531B2 JP H0455531 B2 JPH0455531 B2 JP H0455531B2 JP 61314164 A JP61314164 A JP 61314164A JP 31416486 A JP31416486 A JP 31416486A JP H0455531 B2 JPH0455531 B2 JP H0455531B2
- Authority
- JP
- Japan
- Prior art keywords
- wire
- amorphous alloy
- semiconductor device
- lead wire
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01221—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition
- H10W72/01225—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition in solid form, e.g. by using a powder or by stud bumping
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は各種コンピユーターに使用される半導
体装置に関するものである。
体装置に関するものである。
［従来の技術とその問題点］
パツケージ等の基板上面に配設されたリード線
と半導体材料との電気的接続の方法には、いわゆ
るフリツプチツプ方式というものがある。
と半導体材料との電気的接続の方法には、いわゆ
るフリツプチツプ方式というものがある。
これは、ワイヤレスボンデイングのひとつであ
り、半導体材料の表面の配設された内部配線と基
板上面に配設されたリード線とをバンプ電極又は
半田等の接合材を介して溶着することにより、電
気的接続と半導体材料の取り付けとを同時に行う
ものである。
り、半導体材料の表面の配設された内部配線と基
板上面に配設されたリード線とをバンプ電極又は
半田等の接合材を介して溶着することにより、電
気的接続と半導体材料の取り付けとを同時に行う
ものである。
ところがこれは、バンプ電極を形成するために
半導体材料表面の内部配線を被覆するフアイナル
パツシペーシヨン膜に穿孔部を開穿すると共に、
基板上面のリード線上には金又は半田等を被着し
て下地金属を形成しなければならないため接続工
程が複雑でかつ製造コストが高くなるという問題
があつた。
半導体材料表面の内部配線を被覆するフアイナル
パツシペーシヨン膜に穿孔部を開穿すると共に、
基板上面のリード線上には金又は半田等を被着し
て下地金属を形成しなければならないため接続工
程が複雑でかつ製造コストが高くなるという問題
があつた。
［発明が解決しようとする技術的課題］
以上の問題を解決しようとする本発明の技術的
課題は、簡潔でかつ安価に製造できる半導体装置
を提供することである。
課題は、簡潔でかつ安価に製造できる半導体装置
を提供することである。
［技術的課題を達成するための技術的手段］
以上の技術的課題を達成するための本発明の第
１の技術的手段は半導体装置本体における半導体
材料を、アモルフアス合金又は部分的に結晶質を
含むアモルフアス合金によりなるワイヤから供給
されるバンプ電極を介してリード線に電気的に接
続して形成することであり、第２の技術的手段は
半導体装置本体における半導体材料を、アモルフ
アス合金又は部分的に結晶質を含むアモルフアス
合金よりなる芯線に、他の金属をコーテイングし
て形成したワイヤから供給されるバンプ電極を介
してリード線に電気的に接続して形成することで
ある。
１の技術的手段は半導体装置本体における半導体
材料を、アモルフアス合金又は部分的に結晶質を
含むアモルフアス合金によりなるワイヤから供給
されるバンプ電極を介してリード線に電気的に接
続して形成することであり、第２の技術的手段は
半導体装置本体における半導体材料を、アモルフ
アス合金又は部分的に結晶質を含むアモルフアス
合金よりなる芯線に、他の金属をコーテイングし
て形成したワイヤから供給されるバンプ電極を介
してリード線に電気的に接続して形成することで
ある。
［発明の効果］
本発明は以上の様な構成にしたことにより下記
の効果を有する。
の効果を有する。
半導体装置本体における半導体材料を、アモ
ルフアス合金又は部分的に結晶質を含むアモル
フアス合金よりなるワイヤから供給されるバン
プ電極を介してリード線へ接続したことによ
り、ボンダによるボールの供給が可能となり精
度の高い、かつ低コストの半導体装置を提供す
ることができる。
ルフアス合金又は部分的に結晶質を含むアモル
フアス合金よりなるワイヤから供給されるバン
プ電極を介してリード線へ接続したことによ
り、ボンダによるボールの供給が可能となり精
度の高い、かつ低コストの半導体装置を提供す
ることができる。
ワイヤーがアモルフアス合金の主要元素でコ
ーテイングされていることにより、ワイヤー先
端に形成されるボールが軟らかくかつその形状
が安定しているため接着強度が大きく、キヤピ
ラリによる変形が容易に行なえる。
ーテイングされていることにより、ワイヤー先
端に形成されるボールが軟らかくかつその形状
が安定しているため接着強度が大きく、キヤピ
ラリによる変形が容易に行なえる。
［実施例］
以下、本説明の一実施例を図面に基づいて説明
する。
する。
本実施例に使用される半導体装置本体Ａは第１
図に示す如く、いわゆるリードレスチツプキヤリ
ア（LCC）型であり、基板１がアルミナ又はガ
ラスエポキシ樹脂で形成され、該基板１の上面に
はタングステンメタライズ又は銅からなるリード
線２が配設されると共に基板１中央部には半導体
材料３が搭載されてバンプ電極７ａを介して前記
リード線２と電気的に接続されている。
図に示す如く、いわゆるリードレスチツプキヤリ
ア（LCC）型であり、基板１がアルミナ又はガ
ラスエポキシ樹脂で形成され、該基板１の上面に
はタングステンメタライズ又は銅からなるリード
線２が配設されると共に基板１中央部には半導体
材料３が搭載されてバンプ電極７ａを介して前記
リード線２と電気的に接続されている。
さらに、該半導体材料３とリード線２の一部と
がシリコン等の保護樹脂で封止して形成されてい
る。
がシリコン等の保護樹脂で封止して形成されてい
る。
また、第２図〜第５図は前記半導体装置Ａにお
いて、本発明の半導体材料の接続方法を示した断
面図である。
いて、本発明の半導体材料の接続方法を示した断
面図である。
第２図はワイヤボンダのキヤピラリ４に挿通さ
れているアモルフアス合金のワイヤー５であり、
その先端を電気トーチ６で加熱溶融するとボール
７が形成されるが、該ボール７はガラス化温度を
越えて結晶質となつており、ボール７の根本部の
アモルフアス相はガラス化温度より低温域であつ
て構造緩和現象の領域となつている。
れているアモルフアス合金のワイヤー５であり、
その先端を電気トーチ６で加熱溶融するとボール
７が形成されるが、該ボール７はガラス化温度を
越えて結晶質となつており、ボール７の根本部の
アモルフアス相はガラス化温度より低温域であつ
て構造緩和現象の領域となつている。
上記アモルフアス合金は常温において引張強度
及び圧縮強度が大きく強靭性を有するが前記構造
緩和現象の領域においては脆化し切断されやすい
状態となる。
及び圧縮強度が大きく強靭性を有するが前記構造
緩和現象の領域においては脆化し切断されやすい
状態となる。
上記要求を満たすために前記アモルフアス合金
は遷移金属であるCu，Ag，Au，Hi，Pd，Pt，
Co，Rh，Ir，Fe，Mn，Cr，Mo，Ｗ，Re，Ｖ，
Nb，Ta，Ti，Zr，Hfの内１種又は２種以上を
含有し、かつ半金属、半導体元素であるＢ，Ｃ，
AI，Si，Ga，Ge，In，Sn，Pb、及び非金属元
素であるＰ，Ｓ，Sb，Biの１種又は２種以上を
５〜30原子％、好ましくは10〜20原子％配合させ
た組成とする。
は遷移金属であるCu，Ag，Au，Hi，Pd，Pt，
Co，Rh，Ir，Fe，Mn，Cr，Mo，Ｗ，Re，Ｖ，
Nb，Ta，Ti，Zr，Hfの内１種又は２種以上を
含有し、かつ半金属、半導体元素であるＢ，Ｃ，
AI，Si，Ga，Ge，In，Sn，Pb、及び非金属元
素であるＰ，Ｓ，Sb，Biの１種又は２種以上を
５〜30原子％、好ましくは10〜20原子％配合させ
た組成とする。
次に第３図及び第４図に示す如く、キヤピラリ
４を下降させてアモルフアス合金の細いワイヤー
５先端に形成されたボール７を配線であるリード
線２に付着させた状態でキヤピラリ４を引き上げ
ることにより、ボール７の根本部で細いワイヤー
５から切断されリード線２上にボール７が供給さ
れてバンプ電極７ａが形成される。
４を下降させてアモルフアス合金の細いワイヤー
５先端に形成されたボール７を配線であるリード
線２に付着させた状態でキヤピラリ４を引き上げ
ることにより、ボール７の根本部で細いワイヤー
５から切断されリード線２上にボール７が供給さ
れてバンプ電極７ａが形成される。
以上の様な方法により基板１上面に配線された
リード線２全線にバンプ電極７ａが連続的に形成
される。
リード線２全線にバンプ電極７ａが連続的に形成
される。
そして、第５図に示す如くこれらリード線２上
面に供給し付着されたバンプ電極７ａを半導体材
料３表面に配設された内部配線３ａに接着させる
ことにより、該リード線２と内部配線３ａとが電
気的に接続されると共に、該半導体材料３が取り
付けられるものである。
面に供給し付着されたバンプ電極７ａを半導体材
料３表面に配設された内部配線３ａに接着させる
ことにより、該リード線２と内部配線３ａとが電
気的に接続されると共に、該半導体材料３が取り
付けられるものである。
また第６図〜第９図は第２発明における半導体
材料の接続方法を示した断面図である。
材料の接続方法を示した断面図である。
第１０図における５′は、アモルフアス合金よ
りなる極細芯線５′ａの表面にその主要金属層
５′ｂをコーテイングしたワイヤーである。
りなる極細芯線５′ａの表面にその主要金属層
５′ｂをコーテイングしたワイヤーである。
該ワイヤー５′はアモルフアス合金で形成した
極細芯線５′ａに電気メツキ方により、その主要
元素のメツキ、例えばアモルフアス合金がPd基
合金の場合はPdメツキ、Au基合金の場合はAuメ
ツキ等を施してメツキワイヤ５′を形成する。そ
して、該メツキワイヤ５′に引き抜き加工を施し
て同径のものを形成する。
極細芯線５′ａに電気メツキ方により、その主要
元素のメツキ、例えばアモルフアス合金がPd基
合金の場合はPdメツキ、Au基合金の場合はAuメ
ツキ等を施してメツキワイヤ５′を形成する。そ
して、該メツキワイヤ５′に引き抜き加工を施し
て同径のものを形成する。
第６図はワイヤボンダのキヤピラリ４に挿通さ
れている前記メツキワイヤ５′を示したものであ
り、第６図〜第９図に示す如く、本発明の半導体
装置における半導体材の接続は前述の如く第１発
明と同じ接続方法により接続される。
れている前記メツキワイヤ５′を示したものであ
り、第６図〜第９図に示す如く、本発明の半導体
装置における半導体材の接続は前述の如く第１発
明と同じ接続方法により接続される。
さらに、本発明におけるアモルフアス合金も第
１発明と同じ組成である。
１発明と同じ組成である。
第１図は半導体装置の断面図、第２図〜第９図
は半導体装置における半導体材料の接続方法を示
す断面図、第１０図はメツキワイヤの拡大断面図
である。 尚、図中、Ａ……半導体装置本体、２……リー
ド線、３……半導体材料、５，５′……ワイヤ、
５′ａ……芯線、５′ｂ……他の金属のコーテイン
グ層、を夫々示す。
は半導体装置における半導体材料の接続方法を示
す断面図、第１０図はメツキワイヤの拡大断面図
である。 尚、図中、Ａ……半導体装置本体、２……リー
ド線、３……半導体材料、５，５′……ワイヤ、
５′ａ……芯線、５′ｂ……他の金属のコーテイン
グ層、を夫々示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体装置本体における半導体材料を、アモ
ルフアス合金又は部分的に結晶質を含むアモルフ
アス合金によりなるワイヤから供給されるバンプ
電極を介してリード線に電気的に接続して形成し
た半導体装置。 ２ 半導体装置本体における半導体材料を、アモ
ルフアス合金又は部分的に結晶質を含むアモルフ
アス合金よりなる芯線に、他の金属をコーテイン
グして形成したワイヤから供給されるバンプ電極
を介してリード線に電気的に接続して形成した半
導体装置。 ３ 前記他の金属がアモルフアス合金の主要元素
である特許請求の範囲第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314164A JPS63168031A (ja) | 1986-12-29 | 1986-12-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314164A JPS63168031A (ja) | 1986-12-29 | 1986-12-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63168031A JPS63168031A (ja) | 1988-07-12 |
| JPH0455531B2 true JPH0455531B2 (ja) | 1992-09-03 |
Family
ID=18050012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314164A Granted JPS63168031A (ja) | 1986-12-29 | 1986-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63168031A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2201545B (en) * | 1987-01-30 | 1991-09-11 | Tanaka Electronics Ind | Method for connecting semiconductor material |
| JP3407275B2 (ja) | 1998-10-28 | 2003-05-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | バンプ及びその形成方法 |
| US7271497B2 (en) * | 2003-03-10 | 2007-09-18 | Fairchild Semiconductor Corporation | Dual metal stud bumping for flip chip applications |
-
1986
- 1986-12-29 JP JP61314164A patent/JPS63168031A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63168031A (ja) | 1988-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4750666A (en) | Method of fabricating gold bumps on IC's and power chips | |
| US5514912A (en) | Method for connecting semiconductor material and semiconductor device used in connecting method | |
| EP0435009B1 (en) | Semiconductor package connecting method and semiconductor package connecting wires | |
| TW490773B (en) | Semiconductor device and its manufacture method | |
| TW531867B (en) | Circuit structure integrating the power distribution functions of circuits and leadframes into the chip surface | |
| EP1037277B1 (en) | Lead frame and method of fabricating a lead frame | |
| JPH0455531B2 (ja) | ||
| US5935719A (en) | Lead-free, nickel-free and cyanide-free plating finish for semiconductor leadframes | |
| JPH0565051B2 (ja) | ||
| US20050133571A1 (en) | Flip-chip solder bump formation using a wirebonder apparatus | |
| JPS5825242A (ja) | 半導体装置の製法 | |
| JPH0565052B2 (ja) | ||
| JP3470245B2 (ja) | バンプ形成用金属粒 | |
| JPH0465534B2 (ja) | ||
| JPH02312240A (ja) | バンプ形成方法およびバンプ形成装置およびバンプ | |
| JPS61181136A (ja) | ダイボンデイング方法 | |
| JPS63304587A (ja) | 電気的接続接点の形成方法 | |
| JPS638136Y2 (ja) | ||
| JPH04127547A (ja) | Ｌｓｉ実装構造体 | |
| JPH07122562A (ja) | バンプ形成方法及びワイヤボンディング方法並びにバンプ構造及びワイヤボンディング構造 | |
| JPH0732170B2 (ja) | 半導体装置 | |
| JPH061779B2 (ja) | 半導体装置の製造方法 | |
| JPS647630A (en) | Bonding structure of semiconductor device | |
| JPH0656860B2 (ja) | 超電導装置 | |
| JPS5928049B2 (ja) | 半導体装置のリ−ド接続方法 |