JPH0455830U - - Google Patents

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JPH0455830U
JPH0455830U JP9878890U JP9878890U JPH0455830U JP H0455830 U JPH0455830 U JP H0455830U JP 9878890 U JP9878890 U JP 9878890U JP 9878890 U JP9878890 U JP 9878890U JP H0455830 U JPH0455830 U JP H0455830U
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JP
Japan
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pulse
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circuit
processing
outputs
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JP9878890U
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【図面の簡単な説明】
第1図は本考案の冗長系の起動スイツチ回路の
一実施例を示す回路接続図、第2図A・Bそれぞ
れは第1図の信号状態の一例を示すタイムチヤー
ト、第3図は従来の一例を示す回路接続図である
。 11,12……スイツチ操作出力部、13……
開始停止信号出力部、111……処理回路、11
2,113……ランプ、114,115……単安
定マルチバイブレータ、116,117……否定
回路、118,119……否定論理積回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 1 一つのノンロツク式押ボタンスイツチの押し
    操作をパルス出力する二つを一組とするスイツチ
    操作出力部と、このパルス出力を入力し入力する
    パルスの立ち上り回数により処理回路の処理の開
    始・停止の切り替えを指示する切り替え信号を処
    理回路へ出力する開始停止信号出力部とを有する
    冗長系の起動スイツチ回路において、前記一組の
    スイツチ操作出力部と開始停止信号出力部との間
    に挿入し、前記二つのスイツチ操作出力部の一方
    のパルス出力を入力したとき、前記処理回路が起
    動されてから、処理の開始・停止までの何れか長
    い方の時間と少くとも等しい時間だけ他方のパル
    ス入力を阻止する競合防止部を有することを特徴
    とする冗長系の起動スイツチ。 2 請求項1記載の競合防止部が、スイツチ操作
    出力部からの高レベルパレス出力を入力して開始
    停止信号出力部へ高レベルパルスで出力する二つ
    を一組とする否定論理積回路と、これら否定論理
    積回路のそれぞれの出力を入力とし処理回路がパ
    ルス起動されたのち処理の開始および停止までの
    何れか長い方の時間に少くとも等しい時間だけの
    低レベルパルスを出力する二つ一組の単安定マル
    チバイブレータと、これら単安定マルチバイブレ
    ータの出力を入力し、単安定マルチバイブレータ
    へ出力を供給した前記否定論理積回路と対をなす
    否定論理積回路へ入力する二つ一組の否定回路と
    を有することを特徴とする請求項1記載の冗長系
    の起動スイツチ回路。
JP9878890U 1990-09-20 1990-09-20 Pending JPH0455830U (ja)

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JPH0455830U true JPH0455830U (ja) 1992-05-13

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