JPH045633A - アクティブマトリックス型液晶表示素子 - Google Patents
アクティブマトリックス型液晶表示素子Info
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- JPH045633A JPH045633A JP2106493A JP10649390A JPH045633A JP H045633 A JPH045633 A JP H045633A JP 2106493 A JP2106493 A JP 2106493A JP 10649390 A JP10649390 A JP 10649390A JP H045633 A JPH045633 A JP H045633A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- channel tft
- tft
- channel
- electrode
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- Pending
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
- G02F1/136245—Active matrix addressed cells having more than one switching element per pixel having complementary transistors
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アクティブマトリックス型液晶表示素子に関
するものである。
するものである。
［従来の技術１
行列状の走査電極及び信号電極の交差部分近傍に能動素
子を配置したアクティブマトリックス型液晶表示素子は
、コントラスト及び視野角依存性がよ（、応答速度も速
い特徴を有し、また対向基板上にカラーフィルターを配
置した場合には色再現性も優れるためＣＲＴの代替とな
る平面型デイスプレィの本命と考えられている。
子を配置したアクティブマトリックス型液晶表示素子は
、コントラスト及び視野角依存性がよ（、応答速度も速
い特徴を有し、また対向基板上にカラーフィルターを配
置した場合には色再現性も優れるためＣＲＴの代替とな
る平面型デイスプレィの本命と考えられている。
従来この能動素子としては、ＭＩＭ、バリスター、ダイ
オード等の２端子素子と薄膜トランジスター（ＴＦＴ）
等の３端子素子が使われているが、一般に３端子素子の
方が表示品位において優れている。
オード等の２端子素子と薄膜トランジスター（ＴＦＴ）
等の３端子素子が使われているが、一般に３端子素子の
方が表示品位において優れている。
このＴＦＴ素子の場合、従来は第６図のように１画素に
対し１個のＴＦＴ３６を配置していた。このＴＦＴ３６
としてはＮチャンネルのＴＦＴかＰチャンネルのＴＦＴ
のどちらかが通常使用される。ＴＦＴ基板の歩留まりを
向上させるために、１画素に対し２個あるいは３個以上
のＴＦＴを配置する場合もあるが、ＴＦＴの種類として
はＮチャンネルかＰチャンネルかのどちらか一方であっ
た。
対し１個のＴＦＴ３６を配置していた。このＴＦＴ３６
としてはＮチャンネルのＴＦＴかＰチャンネルのＴＦＴ
のどちらかが通常使用される。ＴＦＴ基板の歩留まりを
向上させるために、１画素に対し２個あるいは３個以上
のＴＦＴを配置する場合もあるが、ＴＦＴの種類として
はＮチャンネルかＰチャンネルかのどちらか一方であっ
た。
このようなＴＦＴを駆動する場合には、第７図（ａ）に
示すように、ＮチャンネルのＴＦＴの場合には正極性の
パルスを、第７図（ｂ）に示すように、Ｐチャンネルの
ＴＦＴの場合には負極性のパルスをゲート電極に印加す
る。
示すように、ＮチャンネルのＴＦＴの場合には正極性の
パルスを、第７図（ｂ）に示すように、Ｐチャンネルの
ＴＦＴの場合には負極性のパルスをゲート電極に印加す
る。
このような駆動を行ったとき、実際のＴＦＴ素子には第
６図のようにゲート電極・ドレイン電極間に寄生容量３
７があるため、例えばＮチャンネルＴＦＴの場合には、
第８図に示すようにこの寄生容量による突き抜は電圧３
８のために電位が非対称となり直流電圧が印加されるこ
ととなる。この突き抜は電圧３８は液晶容量によって異
なるので対向電極電位を変化させるだけでは非対称性を
完全に打ち消すことはできない。
６図のようにゲート電極・ドレイン電極間に寄生容量３
７があるため、例えばＮチャンネルＴＦＴの場合には、
第８図に示すようにこの寄生容量による突き抜は電圧３
８のために電位が非対称となり直流電圧が印加されるこ
ととなる。この突き抜は電圧３８は液晶容量によって異
なるので対向電極電位を変化させるだけでは非対称性を
完全に打ち消すことはできない。
このように液晶に印加される電圧が非対称になると、液
晶が劣化する原因となったり、あるいは焼付けと呼ばれ
る一種のメモリー現象が発生したり、あるいはフリッカ
−の原因となったりして様々な不都合が生じていた。
晶が劣化する原因となったり、あるいは焼付けと呼ばれ
る一種のメモリー現象が発生したり、あるいはフリッカ
−の原因となったりして様々な不都合が生じていた。
尚、第６図、第８図において、３１はゲート電極、３２
はソースパスライン、３４はコモン電極、３５は蓄積容
量、３６はＴＦＴ、３９はコモン電位を示す ［課題を解決するための手段］ 本発明は、上記の問題を解決すべくなされたものであり
、絶縁性基板上に、行列状に電極を交差配列し、該電極
の交差部分近傍に能動素子を配置したアクティブマトリ
ックス基板と、透明電極を有する対向基板との間に液晶
が充填されたアクティブマトリックス型液晶表示素子に
おいて、１行当り２本の走査電極を設け、１画素当りの
能動素子部分が少なくとも１組の並列接続されたＮチャ
ンネルＴＦＴとＰチャンネルＴＦＴからなり、該Ｎチャ
ンネルＴＦＴのゲート電極が前記２本の走査電極のうち
の一方に接続され、前記ＰチャンネルＴＦＴのゲート電
極が前記２本の走査電極の内の他の方に接続されている
ことを特徴とするアクティブマトリックス型液晶表示素
子を提供するものである。
はソースパスライン、３４はコモン電極、３５は蓄積容
量、３６はＴＦＴ、３９はコモン電位を示す ［課題を解決するための手段］ 本発明は、上記の問題を解決すべくなされたものであり
、絶縁性基板上に、行列状に電極を交差配列し、該電極
の交差部分近傍に能動素子を配置したアクティブマトリ
ックス基板と、透明電極を有する対向基板との間に液晶
が充填されたアクティブマトリックス型液晶表示素子に
おいて、１行当り２本の走査電極を設け、１画素当りの
能動素子部分が少なくとも１組の並列接続されたＮチャ
ンネルＴＦＴとＰチャンネルＴＦＴからなり、該Ｎチャ
ンネルＴＦＴのゲート電極が前記２本の走査電極のうち
の一方に接続され、前記ＰチャンネルＴＦＴのゲート電
極が前記２本の走査電極の内の他の方に接続されている
ことを特徴とするアクティブマトリックス型液晶表示素
子を提供するものである。
第１図は本発明の原理を示す回路図である。
１は第１の走査電極、２は第２の走査電極、３はソース
パスライン、４は液晶表示部、５は対向電極、６．７は
それぞれＮチャンネルＴＦＴ及びＰチャンネルＴＦＴで
あり、それぞれのゲート電極が第１の走査電極１．第２
の走査電極２に接続されている。
パスライン、４は液晶表示部、５は対向電極、６．７は
それぞれＮチャンネルＴＦＴ及びＰチャンネルＴＦＴで
あり、それぞれのゲート電極が第１の走査電極１．第２
の走査電極２に接続されている。
第１図から明らかなように、本発明においては１つの表
示画素電極に対しＮチャンネルＴＦＴ６とＰチャンネル
ＴＦＴ７が１組となって接続されている。またＴＦＴ基
板の歩留まり向上のために冗長性を持たせ、第２図に示
すように２組あるいは３組以上のＴＦＴの組合せを一画
素に設けてもよい。
示画素電極に対しＮチャンネルＴＦＴ６とＰチャンネル
ＴＦＴ７が１組となって接続されている。またＴＦＴ基
板の歩留まり向上のために冗長性を持たせ、第２図に示
すように２組あるいは３組以上のＴＦＴの組合せを一画
素に設けてもよい。
第２図において、これらの組合せを構成する複数個のＮ
チャンネルＴＦＴとＰチャンネルＴＦＴを８．９はそれ
ぞれ示す。
チャンネルＴＦＴとＰチャンネルＴＦＴを８．９はそれ
ぞれ示す。
また一画素を複数に分割してそのそれぞれにＴＦＴを接
続する方法に対しても本発明は有効であり、分割された
それぞれに１組以上のＮチャンネルＴＦＴとＰチャンネ
ルＴＦＴを接続すれば、同様な効果が得られる。
続する方法に対しても本発明は有効であり、分割された
それぞれに１組以上のＮチャンネルＴＦＴとＰチャンネ
ルＴＦＴを接続すれば、同様な効果が得られる。
ここで、ＮチャンネルＴＦＴ６とＰチャンネルＴＦＴ７
の駆動について述べる。
の駆動について述べる。
通常、あるフィールドにおいてひとつの画素の液晶にＮ
チャンネルＴＦＴ６を用いて電荷を書き込んだものとす
ると、次のフィールドではＰチャンネルＴＦＴ７を通じ
て同じ画素の液晶に電荷を書き込む。
チャンネルＴＦＴ６を用いて電荷を書き込んだものとす
ると、次のフィールドではＰチャンネルＴＦＴ７を通じ
て同じ画素の液晶に電荷を書き込む。
また、あるフィールドでは全てＮチャンネルＴＦＴを用
いて電荷を書き込み、次のフィールドでは全てＰチャン
ネルＴＦＴを用いて電荷を書き込んでも良いし、１行あ
るいは複数行毎にＮチャンネルＴＦＴとＰチャンネルＴ
ＦＴを交代させながら電荷を書き込んでもよい。
いて電荷を書き込み、次のフィールドでは全てＰチャン
ネルＴＦＴを用いて電荷を書き込んでも良いし、１行あ
るいは複数行毎にＮチャンネルＴＦＴとＰチャンネルＴ
ＦＴを交代させながら電荷を書き込んでもよい。
またＴＦＴの構成としてスタガー、逆スタガー、コプレ
ナー等種々の方式が提案されているが、本発明はこれら
全ての構成に適用できるし、半導体材料としてはアモル
ファスシリコンでもあるいはポリシリコンでもよい。特
にポリシリコンの場合には、易動度が高いためＴＦＴの
作製プロセスの時同時にＴＦＴを駆動するための周辺の
駆動回路も作製できるため、駆動回路の簡単化や、端子
接続の簡便化が期待できる。この駆動回路用の素子とし
ては駆動マージンの点でＣ−ＭＯＳが有利なため、Ｃ−
ＭＯＳで構成されているのが一般的である。この場合Ｃ
−ＭＯＳを作製するためにはＮチャンネルとＰチャンネ
ルをつ（るプロセスが必要であるが、本発明のＴＦＴを
作製する場合にもＮチャンネルとＰチャンネルをつくる
プロセスが必要なため、本発明においてプロセスが増え
るという短所がな（なる利点があるため、ポリシリコン
とのマツチングがよい。
ナー等種々の方式が提案されているが、本発明はこれら
全ての構成に適用できるし、半導体材料としてはアモル
ファスシリコンでもあるいはポリシリコンでもよい。特
にポリシリコンの場合には、易動度が高いためＴＦＴの
作製プロセスの時同時にＴＦＴを駆動するための周辺の
駆動回路も作製できるため、駆動回路の簡単化や、端子
接続の簡便化が期待できる。この駆動回路用の素子とし
ては駆動マージンの点でＣ−ＭＯＳが有利なため、Ｃ−
ＭＯＳで構成されているのが一般的である。この場合Ｃ
−ＭＯＳを作製するためにはＮチャンネルとＰチャンネ
ルをつ（るプロセスが必要であるが、本発明のＴＦＴを
作製する場合にもＮチャンネルとＰチャンネルをつくる
プロセスが必要なため、本発明においてプロセスが増え
るという短所がな（なる利点があるため、ポリシリコン
とのマツチングがよい。
また本発明は、白黒表示にも使えるし、カラーフィルタ
ー等を用いたカラー表示にも使える。
ー等を用いたカラー表示にも使える。
［作用］
本発明にかかるＴＦＴの素子の走査電極に、第３図に示
すようなゲートパルスを印加する。
すようなゲートパルスを印加する。
第３図においてｌＯは対向電極電位、１１は第１の走査
電極１を通じてＮチャンネルＴＦＴ６のゲート電極に印
加される電圧、１２は第２の走査電極２を通じてＰチャ
ンネルＴＦＴ７のゲート電極に印加される電圧である。
電極１を通じてＮチャンネルＴＦＴ６のゲート電極に印
加される電圧、１２は第２の走査電極２を通じてＰチャ
ンネルＴＦＴ７のゲート電極に印加される電圧である。
あるフィールドにおいてひとつの画素の液晶にＮチャン
ネルＴＦＴ６を用いて電荷を書き込んだものとすると、
次のフィールドではＰチャンネルＴＦＴ７を通じて同じ
画素の液晶に電荷を書き込むものとする。Ｎチャンネル
ＴＦＴを用いて電荷を書き込んだ後はゲート電位は負の
方向にシフトするので、画素電極電位も寄生容量の影響
でやはり負の方向にシフトする。次のフレームではＰチ
ャンネルＴＦＴを用いるので電荷の書き込み後は、ゲー
ト電位は正の方向にシフトする。
ネルＴＦＴ６を用いて電荷を書き込んだものとすると、
次のフィールドではＰチャンネルＴＦＴ７を通じて同じ
画素の液晶に電荷を書き込むものとする。Ｎチャンネル
ＴＦＴを用いて電荷を書き込んだ後はゲート電位は負の
方向にシフトするので、画素電極電位も寄生容量の影響
でやはり負の方向にシフトする。次のフレームではＰチ
ャンネルＴＦＴを用いるので電荷の書き込み後は、ゲー
ト電位は正の方向にシフトする。
液晶の容量はこの間には大きく変化することはないと考
えられるので画素電極電位は前のフレームでの負方向の
シフトとほぼ同じ大きさだけ正方向にシフトする。従っ
て、本発明の構成によれば液晶の状態に関わりなく常に
印加電圧の非対称性を打ち消すことができる。
えられるので画素電極電位は前のフレームでの負方向の
シフトとほぼ同じ大きさだけ正方向にシフトする。従っ
て、本発明の構成によれば液晶の状態に関わりなく常に
印加電圧の非対称性を打ち消すことができる。
［実施例］
第５図（ａ）は本発明の実施例にかかるアクティブマト
リックス基板の平面図、第５図（ｂ）は対向基板の断面
図、また第５図（ｃ）はＰ型及びＮ型のＴＦＴの断面図
であって、Ｐ型、Ｎ型ＴＦＴの構造を説明するのに、共
通に使用するものとする。
リックス基板の平面図、第５図（ｂ）は対向基板の断面
図、また第５図（ｃ）はＰ型及びＮ型のＴＦＴの断面図
であって、Ｐ型、Ｎ型ＴＦＴの構造を説明するのに、共
通に使用するものとする。
ガラス基板１０（旭硝子社製 ＡＮガラス）上にシリコ
ン酸化膜１１００ｎ、非晶質シリコン１５０ｎ＋＋＋
＋ シリコン窒化膜８０ｎｍをプラズマＣＶＤを用いて
堆積した後、Ａｒ”イオンレーザ−を照射し、非晶質シ
リコンを多結晶化した。シリコン窒化膜を除去した後、
多結晶シリコンを島状にパターニングして第１のＴＦＴ
の半導体層４１（ａ）および第２のＴＦＴの半導体層４
１（ｂ）とした。ゲート絶縁膜４２となる窒化シリコン
膜をプラズマＣＶＤで２５０ｎｍ堆積し、引続きＣｒを
１５０ｎｍ蒸着した。該Ｃｒを所定の形状にパターニン
グしてゲート電極１３とし、これをマスクとしてゲート
絶縁膜４２をＣＦ４ガスと酸素ガスの混合ガスを用いて
ドライエツチングし半導体層４１（ａ）（Ｐ型の場合）
、４１（ｂ）（Ｎ型の場合）の表面の一部を露出させた
。ここでフォトレジストを用いて第１のＴＦＴの半導体
層４１（ａ）の近傍を除いて該基板全体を被覆し、燐イ
オンを２ Ｘ １０”７０ｍ”注入し、活性化アニール
を行って第１のＴＦＴのソース電極・ドレイン電極領域
とした。次にレジストを酸素プラズマで除去した後、再
びフォトレジストを用いて第２のＴＦＴの半導体層４１
（ｂ）の近傍を除いて基板全体を被覆し、ボロンイオン
を３ ｘ １０”７ｃｍ”注入し、第２のＴＦＴのソー
ス電極・ドレイン電極領域とした。レジストを除去した
後、活性化アニールを行い層間絶縁膜１４としてシリコ
ンオキシナイトライドをプラズマＣＶＤを用いて４００
ｎ［１１堆積した。続いて１１゛０を蒸着した後、所定
の形状にバターニングして画素電極１５とし、層間絶縁
膜１４の、半導体４１（ａ） 、 ４１ （ｂ）のソー
ス・ドレイン領域上にスルーホール１６をドライエツチ
ングを用いて形成した。この後、Ｃｒ、Ａｌをそれぞれ
５０ｎｍ。
ン酸化膜１１００ｎ、非晶質シリコン１５０ｎ＋＋＋
＋ シリコン窒化膜８０ｎｍをプラズマＣＶＤを用いて
堆積した後、Ａｒ”イオンレーザ−を照射し、非晶質シ
リコンを多結晶化した。シリコン窒化膜を除去した後、
多結晶シリコンを島状にパターニングして第１のＴＦＴ
の半導体層４１（ａ）および第２のＴＦＴの半導体層４
１（ｂ）とした。ゲート絶縁膜４２となる窒化シリコン
膜をプラズマＣＶＤで２５０ｎｍ堆積し、引続きＣｒを
１５０ｎｍ蒸着した。該Ｃｒを所定の形状にパターニン
グしてゲート電極１３とし、これをマスクとしてゲート
絶縁膜４２をＣＦ４ガスと酸素ガスの混合ガスを用いて
ドライエツチングし半導体層４１（ａ）（Ｐ型の場合）
、４１（ｂ）（Ｎ型の場合）の表面の一部を露出させた
。ここでフォトレジストを用いて第１のＴＦＴの半導体
層４１（ａ）の近傍を除いて該基板全体を被覆し、燐イ
オンを２ Ｘ １０”７０ｍ”注入し、活性化アニール
を行って第１のＴＦＴのソース電極・ドレイン電極領域
とした。次にレジストを酸素プラズマで除去した後、再
びフォトレジストを用いて第２のＴＦＴの半導体層４１
（ｂ）の近傍を除いて基板全体を被覆し、ボロンイオン
を３ ｘ １０”７ｃｍ”注入し、第２のＴＦＴのソー
ス電極・ドレイン電極領域とした。レジストを除去した
後、活性化アニールを行い層間絶縁膜１４としてシリコ
ンオキシナイトライドをプラズマＣＶＤを用いて４００
ｎ［１１堆積した。続いて１１゛０を蒸着した後、所定
の形状にバターニングして画素電極１５とし、層間絶縁
膜１４の、半導体４１（ａ） 、 ４１ （ｂ）のソー
ス・ドレイン領域上にスルーホール１６をドライエツチ
ングを用いて形成した。この後、Ｃｒ、Ａｌをそれぞれ
５０ｎｍ。
３００ｎｍ蒸着し、バターニングを行ってソース電極・
ドし・イン電極１７．１８とした。これに窒化シリコン
をプラズマＣＶＤを用いて３００ｎｍ堆積して保護膜Ｉ
９とし、周辺の電極取り出し部分をエツチングしてアク
ティブマトリックス基板を完成させた。
ドし・イン電極１７．１８とした。これに窒化シリコン
をプラズマＣＶＤを用いて３００ｎｍ堆積して保護膜Ｉ
９とし、周辺の電極取り出し部分をエツチングしてアク
ティブマトリックス基板を完成させた。
一方、別のガラス基板２０上にカラーフィルター２１．
保護膜２２を形成し、ＩＴＯ２３をスパッタリングによ
って堆積したものを対向基板とした。
保護膜２２を形成し、ＩＴＯ２３をスパッタリングによ
って堆積したものを対向基板とした。
上述した２種類の基板に配向処理を施し、スペーサーを
介しで張り合わせてセルとし、このセルに液晶を充填し
た。セルギャップは５μｍとした。
介しで張り合わせてセルとし、このセルに液晶を充填し
た。セルギャップは５μｍとした。
このＴＦＴセルに第３図のような正と負の極性を有し、
それぞれの絶対値が２５Ｖであるようなゲートパルスを
印加しで、その電気光学特性及び信頼性試験を測定した
。
それぞれの絶対値が２５Ｖであるようなゲートパルスを
印加しで、その電気光学特性及び信頼性試験を測定した
。
まず液晶の劣化については、１０００時間の連続通電試
験をしても、液晶を流れる電流値が通電試験前の値とほ
とんど変化しておらず、また目視的にも電極劣化等の不
良モードが認められなかった。
験をしても、液晶を流れる電流値が通電試験前の値とほ
とんど変化しておらず、また目視的にも電極劣化等の不
良モードが認められなかった。
次に焼きイづけ現象についでは、２時間、４時間、１２
時間、２４時間、７２時間と連続で同じパターンを通電
し、その後表示パターンを変えでも、前のパターンが全
く残らなかった。
時間、２４時間、７２時間と連続で同じパターンを通電
し、その後表示パターンを変えでも、前のパターンが全
く残らなかった。
次にフリッカ−については、１２時間および２４時間の
通電試験をした後でも目視的には全く認められず、また
スペクトルアナライザーで解析してもフリッカ−が発生
するような周波数成分は認められなかった。
通電試験をした後でも目視的には全く認められず、また
スペクトルアナライザーで解析してもフリッカ−が発生
するような周波数成分は認められなかった。
［発明の効果〕
以上のように本発明に依れば、ＮチャンネルのＴ Ｐ
ＴとＰチャンネルのＴＦＴを同一に接続し、かつそれぞ
れに独立にゲート電極の電位を与えることによって、ゲ
ート電極・ドレイン電極間の寄生容量による突き抜は電
圧が対称となるため、液晶に印加される電圧も対称とな
り直流成分がなくなって、いままで該直流成分のために
発生していた液晶の劣化や、焼付は及びフリッカ−等の
様々な不良モードをほぼ完全になくすことができる。
ＴとＰチャンネルのＴＦＴを同一に接続し、かつそれぞ
れに独立にゲート電極の電位を与えることによって、ゲ
ート電極・ドレイン電極間の寄生容量による突き抜は電
圧が対称となるため、液晶に印加される電圧も対称とな
り直流成分がなくなって、いままで該直流成分のために
発生していた液晶の劣化や、焼付は及びフリッカ−等の
様々な不良モードをほぼ完全になくすことができる。
また、この様な構成にすると、液晶の比抵抗さえ十分に
大きくしておけば直流成分がなくなるため、液晶表示部
と並列に作成されていた蓄積容量が不要になったりある
いは小さ（できる効果も認められる。
大きくしておけば直流成分がなくなるため、液晶表示部
と並列に作成されていた蓄積容量が不要になったりある
いは小さ（できる効果も認められる。
第１図は、本発明の原理を示す１画素の回路図。
第２図は１画素当り複数組のＮチャンネルＴＦＴとＰチ
ャンネル”Ｔ’ Ｆ Ｔで構成された本発明の回路図。 第３図は本発明で用いるゲートパルスの電圧波形を示す
特性図。 第４図は本発明にかかる液晶セルに印加される電圧波形
。 第５図（ａ）は本発明の実施例にかかるアクティブマト
リックス基板の平面図。 第５図（ｂ）は実施例にかかる対向基土にの断面図。 第５図（ｃ）は本発明にかかるＴ Ｐ Ｔの断面図。 第６図は従来の１”ＦＴの回路図。 第７図（ａ）、（ｂ）は従来のゲートパルスの電圧波形
を示す特性図。 第８図は従来の回路構成及び従来のグー１−パルスによ
り液晶セルに印加される電圧波形を示す特性図。 １．２，３１：ゲートバスライン ３３２−ソースパスライン ４３３・液晶表示部 ５．３４：コモン電極 ６：ＮチャンネルＴＦＴ ７：ＰヂャンネルＴＦＴ ３７：寄生容量 ３８−突き抜は電圧
ャンネル”Ｔ’ Ｆ Ｔで構成された本発明の回路図。 第３図は本発明で用いるゲートパルスの電圧波形を示す
特性図。 第４図は本発明にかかる液晶セルに印加される電圧波形
。 第５図（ａ）は本発明の実施例にかかるアクティブマト
リックス基板の平面図。 第５図（ｂ）は実施例にかかる対向基土にの断面図。 第５図（ｃ）は本発明にかかるＴ Ｐ Ｔの断面図。 第６図は従来の１”ＦＴの回路図。 第７図（ａ）、（ｂ）は従来のゲートパルスの電圧波形
を示す特性図。 第８図は従来の回路構成及び従来のグー１−パルスによ
り液晶セルに印加される電圧波形を示す特性図。 １．２，３１：ゲートバスライン ３３２−ソースパスライン ４３３・液晶表示部 ５．３４：コモン電極 ６：ＮチャンネルＴＦＴ ７：ＰヂャンネルＴＦＴ ３７：寄生容量 ３８−突き抜は電圧
Claims (1)
- 絶縁性基板上に、行列状に電極を交差配列し、該電極の
交差部分近傍に能動素子を配置したアクティブマトリッ
クス基板と、透明電極を有する対向基板との間に液晶が
充填されたアクティブマトリックス型液晶表示素子にお
いて、１行当り２本の走査電極を設け、１画素当りの能
動素子部分が少なくとも１組の並列接続されたＮチャン
ネルＴＦＴとＰチャンネルＴＦＴからなり、該Ｎチャン
ネルＴＦＴのゲート電極が前記２本の走査電極のうちの
一方に接続され、前記ＰチャンネルＴＦＴのゲート電極
が前記２本の走査電極の内の他の方に接続されているこ
とを特徴とするアクティブマトリックス型液晶表示素子
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106493A JPH045633A (ja) | 1990-04-24 | 1990-04-24 | アクティブマトリックス型液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106493A JPH045633A (ja) | 1990-04-24 | 1990-04-24 | アクティブマトリックス型液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH045633A true JPH045633A (ja) | 1992-01-09 |
Family
ID=14434977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106493A Pending JPH045633A (ja) | 1990-04-24 | 1990-04-24 | アクティブマトリックス型液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH045633A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0769539A (ja) * | 1993-08-31 | 1995-03-14 | Toray Eng Co Ltd | 線材巻付け装置 |
| US5576857A (en) * | 1992-04-02 | 1996-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device with transistors and capacitors method of driving the same |
-
1990
- 1990-04-24 JP JP2106493A patent/JPH045633A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576857A (en) * | 1992-04-02 | 1996-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device with transistors and capacitors method of driving the same |
| JPH0769539A (ja) * | 1993-08-31 | 1995-03-14 | Toray Eng Co Ltd | 線材巻付け装置 |
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