JPH0456352B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 ベクトルレジスタを、複数のスカラユニツトに
よつてスループツトを低下させることなく使用可
能にするため、ベクトルレジスタを複数に分割し
て、指定可能なレジスタ数を複数倍に増加させ
る。

〔産業上の利用分野〕

本発明は、情報処理装置に関するものであり、
特にマルチプロセツサシステムにおける複数のス
カラユニツトによつて共用されるベクトルレジス
タの構成方式に関する。

〔従来の技術〕

最近のスーパーコンピユータでは、マルチプロ
セツサシステム構成をとることにより高速化が図
られ、さらに専用ハードウエアによるベクトル演
算機構を設けて、ベクトル演算の高速処理が行わ
れている。

ところで、ベクトル演算機構をそなえた従来の
マルチプロセツサシステムには、複数のスカラユ
ニツトSUに対して、ベクトルユニツトVUを１
つだけ設け、VUのベクトルレジスタVRを、複
数のスカラユニツトSUで共用させているものが
ある。

第３図は、このようなシステムの１例を示す構
成図である。図において、３０はベクトルユニツ
トVU、３１はベクトルレジスタVR、３２はス
カラユニツトSU−０，３３はスカラユニツトSU
−１，３４は記憶制御ユニツトMCU，３５は主
記憶装置MSUを表している。

第４図は、シングルシステムにおけるベクトル
レジスタVRの構成例を示したものである。

図において、４０はベクトルレジスタVR，４
１はアドレス入力端子、４２はセレクタ、４３は
シフトレジスタ構成のアドレスレジスタ列、４３
０ないし４３７はアドレスレジスタ、４４は＋１
加算器、４５は加算制御信号入力端子を表す。

ベクトルレジスタVRは、＃０から＃７までの
番号付けされた８バンクで構成され、各バンクに
は、ベクトルデータが２エレメントずつ割り当て
られ、１サイクルごとに１バンクずつアクセスさ
れる。従つて、アクセススループツトは、２エレ
メント／サイクルとなる。

またVR内のレジスタは、No.０〜255までの256
個が指定でき、１個のレジスタには16エレメント
が含まれる。16エレメント以上使用したい場合に
は、連続した複数のレジスタをアクセスする。

VRのあるレジスタに対するアクセス要求があ
ると、VRのアドレス（すなわちレジスタのNo.）
が、アドレス入力端子４１から入力され、セレク
タ４２を経て、アドレスレジスタ列４３の各アド
レスレジスタ４３０から４３７までシフトしてい
き、順番に８つのバンクをアクセスしていく。

16エレメント以上使用する場合には、加算制御
信号入力端子４５から印加される加算制御信号に
よつて、＋１加算器４４でアドレスが＋１され、
セレクタ４２を経て、再度バンク＃０からアセス
していくように制御される。

たとえば、アドレス０のレジスタを指定して20
個のエレメントを使用する場合、アドレスレジス
タ列４３の１周目は、アドレス０でバンク＃０〜
＃７をアクセスし、２周目は、アドレス１でバン
ク＃０と＃１をアクセスする。

ところで、このようなベクトルレジスタVRの
すべてのレジスタを、第３図のスカラユニツトの
SU−０からもSU−１からも指定できるようにす
ると、SU−０とSU−１がともに同じレジスタを
使う競合が生じる場合がある。そこで、マルチシ
ステムの場合には、VRの使われ方を競合しない
ように制限しなければならない。

〔発明が解決しようとす問題点〕

複数のスカラユニツトが１つのベクトルレジス
タを共用する際の競合を避けるためには、いくつ
かの方法が考えられる。

たとえばベクトルレジスタ内の全レジスタを複
数に分割し、独立させてそれぞれのスカラユニツ
トに割り付ける方法がその１つである。しかし、
この方法では、各スカラユニツトでアクセス可能
なレジスタの個数が減少し、シングルプロセツサ
システムのソフトウエアとの互換性を失う。また
アクセス機構も複雑化する。

これを解決するためには、ベクトルレジスタの
ハードウエア量（レジスタ数）を増大させるか、
バンク当たりのエレメント数を減らすことが必要
となり、後者の場合、アクセスループツトの低下
を生じることになる。

このように、従来のマルチプロセツサシステム
において、複数のスカラユニツトで１つのベクト
ルユニツトを共用する場合には、シングルプロセ
ツサの場合にくらべて、ハドウエアの増加が必要
となつたり、アクセススループツトの低下を伴う
などの問題が生じた。

〔問題点を解決するための手段〕

本発明は、複数のスカラユニツトがベクトルレ
ジスタを共用するとき、スカラユニツトごとに指
定可能なレジスタ数を減らさずに別々に指定可能
とし、しかもアクセススループツトも変わらない
ようにするものであ、そのため、ベクトルレジス
タのバンクをスカラユニツトの個数に対応させて
分割し、それぞれの分割位置からアクセスを可能
にする手段を設けている。

第１図は、本発明の原理的構成を例示的に示す
図である。

図において、１０は本発明を対比させるため従
来のシングルプロセツサシステムにおけるベクト
ルレジスタVRの構成例を示す。このベクトルレ
ジスタは、、０ないし255のアドレスで指定される
256個のレジスタが、＃０〜＃７の８バンクで構
成されている。また１１は、デユアルプロツサシ
ステムの場合において２個のスカラユニツトによ
つて共用可能にするため、本発明に基づき新規に
構成されたベクトルレジスタVRを示している。

ベクトルレジスタVR１１は、スカラユニツトの
個数が２であることから、８個のバンクを、＃０
〜＃３と、＃４〜＃７とに２分割され、さらに各
分割単位ごとにアクセス開始を可能にされる。

したがつて、ベクトルレジスタVR１０ではレ
ジスタ数が256個であつたのに対して、ベクトル
レジスタVR１１では、実質的に２倍の512個に
増加される。ただし、１レジスタ当たりのエレメ
ント数は半減される。

一般に、ベクトルレジスタVRのバンク数をＭ
個として、これを例えばＭの約数Ｎで分割し、そ
れぞれの分割されたバンクを最初からアクセス可
能にすることにより、見かけ上のレジスタ数をＮ
倍に増加させることができる。

〔作用〕

第１図の例では、バンク数が８個（Ｍ＝８）で
レジスタ数が256個のベクトルレジスタVRが、
バンクを２分割（Ｎ＝２）されたことにより、見
かけ上のレジスタ数が512個に倍増されている。

したがつて、たとえば２個のスカラユニツトを
もつマルチプロセツサシステム（デユアルプロセ
ツサシステム）では、各スカラユニツトに、半分
の256個ずつのレジスタを割り付けることにより、
それぞれシングルプロセツサシステムの場合と同
様に、各スカラユニツトが256個のレジスタを競
合しないように指定して処理を行うことが可能と
なる。

一般に、Ｍ個のバンクをＮ分割できた場合に
は、レジスタ数をＮ倍にして使用することができ
るから、１個のスカラユニツトで指定可能なレジ
スタの個数を変えないとすれば、Ｎ個のスカラユ
ニツトに共用させることができる。

また、このベクトルレジスタVRのバンク分割
によつては、各スカラユニツトのアクセスに対す
るバンク内のエレメント数が変わらないから、ア
クセススループツトも低下しない。

なおバンク分割によつて、１レジスタ当たりの
エレメント数は減少するが、順次のレジスタを連
続使用することにより、任意のエレメント長のベ
クトルデータに対応することができる。

〔実施例〕

第２図は、本発明の１実施例システムの要部構
成を示したものである。図において、２０は８バ
ンク構成で１バンク当たり256アドレス位置をも
つ物理的なベクトルレジスタVR，２１はアドレ
ス入力端子、２２Ａおよび２２Ｂはセレクタ、２
３はシストレジスタ構成のアドレスレジスタ列、
２３０ないし２３７はアドレスレジスタ、２４は
＋１加算器、２５は加算制御信号入力端子、２６
および２７はそれぞれ仮想ベクトルレジスタ
VR′を表す。

ベクトルレジスタVR２０のバンクは、＃０〜
＃３と、＃４〜＃７とに左右２分割され、それぞ
れセレクタ２２Ａおよび２２Ｂによりバンク＃０
あるいは＃４のいずれかからアクセスを開始でき
るように制御される。

それにより、ベクトルレジスタVR２０でアクセ
ス可能なレジスタの個数は、256アドレス位置の
２倍の512個となる。またこの例では各バンクの
アクセス単位は２エレメントであるため、１つの
レジスタは８エレメントの大きさとなる。

このベクトルレジスタレジスタVR２０を、図
示のように上下256個ずつの２つのレジスタ群に
分け、これらをそれぞれ仮想ベクトルレジスタ
VR′２６およびVR′２７に対応づけることによ
り、２つのスカラユニツト、たとえば第３図に示
されているSU−０およびSU−１によつて、レジ
スタの競合なしに共用させることができる。

これらの仮想レジスタVR′２６およびVR′２７
は、スカラユニツトから見たとき、８バンク２５
６レジスタ、８エレメント／レジスタ構成のベク
トルレジスタとして見える。

この場合、ベクトルレジスタVR２０における
各バンクのアドレス位置は、２ずつ変化するよう
に構成される。

次に、ベクトルレジスタVR２０のアクセス機
構について説明する。

ベクトルレジスタVR２０の各ンク＃０〜＃７
の各アドレス位置は、それぞれアドレスレジスタ
２３０〜２３７に設定されるアドレスによつて指
定される。アドレスは、アドレス入力端子２１か
らセレクタ２２Ａおよび２２Ｂのいずれか一方を
介して、アドレスレジスタ２３０および２３４の
対応する方へ入力される。

ベクトルレジスタVRにおいて、バンク＃０〜
＃３に位置すレジスタは偶数番のレジスタであ
り、またバンク＃４〜＃７に位置するレジスタは
奇数番のレジスタである。

偶数番のレジスタを指定するときには、セレク
タ２２Ａの左側（Ｌ）にパスが設定されて、アド
レス入力端子２１上のアドレスがアドレスレジス
タ２３０に設定され、さらに所定のタイミングで
アドレスレジスタ２３１，２３２，２３３へシフ
トされる。これにより、ベクトルレジスタのバン
ク＃０〜＃３の指定されたアドレス位置にある偶
数番の１つのレジスタ（８エレメント）がアクセ
スされたことになる。

これに対して奇数番のレジスタを指定するとき
には、セレクタ２２Ｂの右側（Ｒ）にパスが設定
され、入力されたアドレスは、アドレスレジスタ
２３４に設定されてから、２３５，２３６，２３
７へ順次シフトされ、バンク＃４〜＃７の指定さ
れたアドレス位置にある１つのレジスタ（８エレ
メント）がアクセスされる。

もしも、ベクトル長が８エレメント以上ある場
合には、次に隣接するレジスタを連結して使用さ
れる。

たとえば、偶数番のレジスタに次の奇数番のレ
ジスタを連結する場合には、セレクタ２２Ｂの左
側（Ｌ）にパスが設定され、アドレスレジスタ２
３３からシフト出力されたアドレスがアドレスレ
ジスタ２３４へ転送される。

また奇数番のレジスタに次の偶数番のレジスタ
を連結する場合には、アドレスレジスタ２３７か
らシフト出力されたアドレスを＋１加算器２４へ
入力し、加算制御信号入力端子２５から加算制御
信号を与えてアドレスに＋１を加算し、同時にセ
レクタ２２Ａの右側（Ｒ）にパスを設定して、ア
ドレスレジスタ２３０へ戻す。このとき、アドレ
スが１だけ増加しているため、バンク＃０では、
次のアドレス位置がアクセスされる。

このようにして、８エレメント単位で任意のベ
クル長の順次のレジスタを連結使用することによ
り、データをアクセスすることができる。なお、
毎サイクルでアクセスされるエレメント数は２個
である。

〔発明の効果〕

本発明によれば、同一のベクトルレジスタの容
量でシングルプロセツサシステムからマルチプロ
セツサシステムへ切り替えることができ、その
際、スカラユニツト当たりの使用可能なレジスタ
数およびアクセスススループツトを減少させるこ
とがなく、性能低下を抑えることができ、またソ
フトウエアの互換性をある程度保つことができ。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発
明の１実施例システムの構成図、第３図は本発明
が対象とする従来のコンピユータシステムの構成
例を示す図、第４図は従来のベクトルレジスタの
構成図である。 第１図において、１０…従来のベクトルレジス
タVR、１１…本発明に基づくベクトルレジスタ
VR。

Claims (1)

1. 【特許請求の範囲】 １ Ｍ，Ｎがそれぞれ２よりも大きい整数であつ
   て、Ｍ個のバンクによつてインタリーブされたベ
   クトルレジスタにおいて、 Ｍ個のバンクの各々に対応させてＭ個のアドレ
   スレジスタを設け、Ｍ個のバンクとＭ個のアドレ
   スレジスタをそれぞれＮ個のグループに分割し、 Ｎ個のグループの各々において各アドレスレジ
   スタを直列に接続し１つのシフトレジスタとして
   構成するとともに、ループ状に見た各グループ境
   界には、それぞれ２入力のセレクタを挿入して、
   各グループ内の先頭のアドレスレジスタとアドレ
   ス入力端子との間または直前のグループ内の最後
   のアドレスレジスタとの間に選択的にパスが設定
   されるようにし、かつ先頭のグループ内の先頭の
   アドレスレジスタと最後のグループ内の最後のア
   ドレスレジスタとの間には指示によりアドレスを
   １だけ増加させる＋１加算器とを設け、 Ｍ個のバンクをＮ個のグループに分割すること
   により、ベクトルレジスタをＮ個に分け、さら
   に、分割されたバンクのグループ単位で途中のバ
   ンクからベクトルレジスタのアクセスを開始可能
   にして、指定できるベクトルレジスタの個数を見
   かけ上Ｎ倍にしたことを特徴とするベクトルレジ
   スタの構成方式。