JPH077388B2 - ベクトル演算処理装置 - Google Patents
ベクトル演算処理装置Info
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- JPH077388B2 JPH077388B2 JP63229440A JP22944088A JPH077388B2 JP H077388 B2 JPH077388 B2 JP H077388B2 JP 63229440 A JP63229440 A JP 63229440A JP 22944088 A JP22944088 A JP 22944088A JP H077388 B2 JPH077388 B2 JP H077388B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Description
【発明の詳細な説明】 〔概要〕 ベクトル・ユニットに複数個のスカラ・ユニットが接続
可能なベクトル演算処理装置に関し、 ベクトル・ユニット内におけるバスの量を減少できると
共に、最大設置可能台数よりも少ない台数のスカラ・ユ
ニットが設置された場合においてもベクトル・レジスタ
を有効に使用することを目的とし、 ベクトル・レジスタを構成する複数個のメモリ・バンク
をアクセスするアドレスを、スカラ・ユニットからのベ
クトル命令で特定されるベクトル・レジスタ番号、ｎビ
ットのスカラ・ユニット識別情報（2nは最大設置可能な
スカラ・ユニットの台数）で表現するものである。
可能なベクトル演算処理装置に関し、 ベクトル・ユニット内におけるバスの量を減少できると
共に、最大設置可能台数よりも少ない台数のスカラ・ユ
ニットが設置された場合においてもベクトル・レジスタ
を有効に使用することを目的とし、 ベクトル・レジスタを構成する複数個のメモリ・バンク
をアクセスするアドレスを、スカラ・ユニットからのベ
クトル命令で特定されるベクトル・レジスタ番号、ｎビ
ットのスカラ・ユニット識別情報（2nは最大設置可能な
スカラ・ユニットの台数）で表現するものである。
本発明は、スカラ演算を行うスカラ・ユニットを複数個
持つベクトル演算処理装置に関するものである。
持つベクトル演算処理装置に関するものである。
近年の科学技術計算を高速に行うベクトル計算機の発達
に伴い、ベクトル計算機に対する要求も、ベクトル化率
はそれほど上がらないがとにかく安いコストで少しでも
スカラ計算機より計算時間が短くなれば良いと言う要求
と、コストはかかっても良いからベクトル化率をとこと
ん上げスカラ計算機では決してできない計算を可能にし
ようと言う要求に分化して来た。しかしながら、ベクト
ル計算機は科学技術計算向けの専用計算機であり、汎用
計算機に比べて用途が限られており、双方の要求に応え
るため異なる計算機を開発することは出来ないので、１
つの計算機で両要求を満たすベクトル計算機が求められ
ている。
に伴い、ベクトル計算機に対する要求も、ベクトル化率
はそれほど上がらないがとにかく安いコストで少しでも
スカラ計算機より計算時間が短くなれば良いと言う要求
と、コストはかかっても良いからベクトル化率をとこと
ん上げスカラ計算機では決してできない計算を可能にし
ようと言う要求に分化して来た。しかしながら、ベクト
ル計算機は科学技術計算向けの専用計算機であり、汎用
計算機に比べて用途が限られており、双方の要求に応え
るため異なる計算機を開発することは出来ないので、１
つの計算機で両要求を満たすベクトル計算機が求められ
ている。
安いコストでスカラ計算機に比べて数倍の計算時間でこ
なすベクトル計算機をと言う前者の要求に対する答とし
て、ベクトル計算機上で走行するジョブの多くはさほど
ベクトル化率が高くないと言う点に着目して、高価なベ
クトル・ユニットを複数のスカラ・ユニットで共有する
と言う技術が開発されている。即ち、時間的に見てベク
トル化率が50％であると言うことは50％はベクトル・ユ
ニットが遊んでいると言うことであるが、２つのスカラ
・ユニットで１つのベクトル・ユニットを共有すれば、
ベクトル・ユニットのビジー率を略ぼ100％にすること
が出来るので、コスト・パフォーマンスは改善される。
なすベクトル計算機をと言う前者の要求に対する答とし
て、ベクトル計算機上で走行するジョブの多くはさほど
ベクトル化率が高くないと言う点に着目して、高価なベ
クトル・ユニットを複数のスカラ・ユニットで共有する
と言う技術が開発されている。即ち、時間的に見てベク
トル化率が50％であると言うことは50％はベクトル・ユ
ニットが遊んでいると言うことであるが、２つのスカラ
・ユニットで１つのベクトル・ユニットを共有すれば、
ベクトル・ユニットのビジー率を略ぼ100％にすること
が出来るので、コスト・パフォーマンスは改善される。
この種の従来のベクトル演算処理装置においては、スカ
ラ・ユニットの切換えを容易にするめにベクトル・ユニ
ットを共有する各スカラ・ユニットのそれぞれに対応し
てベクトル・レジスタを持っていた。第６図に従来のベ
クトル演算処理装置の構成例を示す。同図において、MS
Uは主記憶装置、APはアクセス・パイプライン、VR0とVR
1はベクトル・レジスタ、Viはベクトル命令制御部、VE
はベクトル演算器、SU0はSU1はスカラ・ユニットをそれ
ぞれ示している。
ラ・ユニットの切換えを容易にするめにベクトル・ユニ
ットを共有する各スカラ・ユニットのそれぞれに対応し
てベクトル・レジスタを持っていた。第６図に従来のベ
クトル演算処理装置の構成例を示す。同図において、MS
Uは主記憶装置、APはアクセス・パイプライン、VR0とVR
1はベクトル・レジスタ、Viはベクトル命令制御部、VE
はベクトル演算器、SU0はSU1はスカラ・ユニットをそれ
ぞれ示している。
第６図のベクトル演算処理装置はDSUP（Dual Scalar Un
it Proccessor）と呼ばれるものであって、１個のベク
トル・ユニットVUに対して２個のスカラ・ユニットSU0,
SU1が付き、それらが１個の主記憶装置MSUをシェアして
いる。ベクトル・ユニットVUは、スカラ・ユニットSU0,
SU1のそれぞれに対応するベクトル・レジスタVR0,VR1を
持っている。各ベクトル・レジスタVR0,VR1は、アクセ
ス・パイプラインAPに接続されると共に、ベクトル演算
器VEに接続されている。アクセス・パイプラインAPは、
ベクトル・レジスタVR0,VR1と主記憶装置の間でデータ
の遣り取りを行うものである。ベクトル命令制御部Vi
は、各スカラ・ユニットSU0,SU1から送られて来たベク
トル命令を受け取り、ベクトル命令の競合が生じた場合
には、何れか一方のベクトル命令を選択し、選択された
ベクトル命令に対してアクセス・パイプラインAP又はベ
クトル演算器VEを使用する権利を与える。スカラ・ユニ
ットSU0のベクトル命令を実行する場合にはベクトル・
レジスタVR0が使用され、スカラ・ユニットSU1のベクト
ル命令を実行する場合にはベクトル・レジスタVR1が使
用される。
it Proccessor）と呼ばれるものであって、１個のベク
トル・ユニットVUに対して２個のスカラ・ユニットSU0,
SU1が付き、それらが１個の主記憶装置MSUをシェアして
いる。ベクトル・ユニットVUは、スカラ・ユニットSU0,
SU1のそれぞれに対応するベクトル・レジスタVR0,VR1を
持っている。各ベクトル・レジスタVR0,VR1は、アクセ
ス・パイプラインAPに接続されると共に、ベクトル演算
器VEに接続されている。アクセス・パイプラインAPは、
ベクトル・レジスタVR0,VR1と主記憶装置の間でデータ
の遣り取りを行うものである。ベクトル命令制御部Vi
は、各スカラ・ユニットSU0,SU1から送られて来たベク
トル命令を受け取り、ベクトル命令の競合が生じた場合
には、何れか一方のベクトル命令を選択し、選択された
ベクトル命令に対してアクセス・パイプラインAP又はベ
クトル演算器VEを使用する権利を与える。スカラ・ユニ
ットSU0のベクトル命令を実行する場合にはベクトル・
レジスタVR0が使用され、スカラ・ユニットSU1のベクト
ル命令を実行する場合にはベクトル・レジスタVR1が使
用される。
第６図のような構成を持つベクトル演算処理装置におい
ては、ベクトル・レジスタとアクセス・パイプラインと
を接続するバス並びにベクトル・レジスタとベクトル演
算器とを接続するバスを各スカラ・ユニット毎に持つ必
要がある。また、同じ構成でスカラ・ユニットを１個し
か使用しない場合にも、使われていないスカラ・ユニッ
トに対するベクトル・レジスタを持つことになる。
ては、ベクトル・レジスタとアクセス・パイプラインと
を接続するバス並びにベクトル・レジスタとベクトル演
算器とを接続するバスを各スカラ・ユニット毎に持つ必
要がある。また、同じ構成でスカラ・ユニットを１個し
か使用しない場合にも、使われていないスカラ・ユニッ
トに対するベクトル・レジスタを持つことになる。
従って、Ｎ個のスカラ・ユニットが１個のベクトル・ユ
ニットを共用する従来のベクトル演算処理装置において
は、１個のスカラ・ユニットを持つベクトル演算処理装
置に比べてＮ倍のバスが必要となり、当該ベクトル演算
処理装置においてスカラ・ユニットをＭ台しか使わない
ときには、Ｎ−Ｍ個のベクトル・レジスタとベクトル・
レジスタに対するバスとが無駄になることになる。
ニットを共用する従来のベクトル演算処理装置において
は、１個のスカラ・ユニットを持つベクトル演算処理装
置に比べてＮ倍のバスが必要となり、当該ベクトル演算
処理装置においてスカラ・ユニットをＭ台しか使わない
ときには、Ｎ−Ｍ個のベクトル・レジスタとベクトル・
レジスタに対するバスとが無駄になることになる。
本発明は、この点に鑑みて創作されたものであって、ベ
クトル・ユニット内におけるバスの量を減少できると共
に、最大設置可能台数よりも少ない台数のスカラ・ユニ
ットが設置された場合においてもベクトル・レジスタを
有効に使用できるようなベクトル演算処理装置を提供す
ることを目的としている。
クトル・ユニット内におけるバスの量を減少できると共
に、最大設置可能台数よりも少ない台数のスカラ・ユニ
ットが設置された場合においてもベクトル・レジスタを
有効に使用できるようなベクトル演算処理装置を提供す
ることを目的としている。
そしてそのため、請求項１のベクトル演算処理装置は、 ベクトル・ユニット（VU）に複数個のスカラ・ユニット
（SU0,SU1,…）が接続可能なベクトル演算処理装置であ
って、 ベクトル・ユニット（VU）は、初期アドレス生成手段
（Vi）と、ベクトル・レジスタ（VR）とを有し、 初期アドレス生成手段（Vi）は、 ベクトル・ユニット使用権が与えられたベクトル命令で
特定されるベクトル・レジスタ番号と、当該ベクトル命
令を発信したスカラ・ユニットを特定するスカラ・ユニ
ット識別情報とに基づいてアドレスを生成し、 ベクトル・レジスタ（VR）は、複数個のメモリ・バンク
（B0〜B7）と、アドレス・コントロール回路とを有し、 アドレス・コントロール回路は、メモリ・バンクと同数
のアドレス・レジスタ（30〜37）を直列接続して構成さ
れたアドレス・レジスタ列と、アドレス・レジスタ列の
前段に接続されたセレクタ（40）と、アドレス・レジス
タ列の後段に接続されたインクリメンタ（41）とを有
し、 セレクタ（40）の一方の入力には初期アドレス生成手段
（Vi）の出力が接続され、他方の入力にはインクリメン
タ（41）の出力が接続され、 各アドレス・レジスタ（3i）の出力は対応するメモリ・
バンク（Bi）のアドレス入力に接続され、 インクリメンタ（41）は、最終段のアドレス・レジスタ
（37）から出力される値に制御信号で指定される値を加
算する ことを特徴とするものである。
（SU0,SU1,…）が接続可能なベクトル演算処理装置であ
って、 ベクトル・ユニット（VU）は、初期アドレス生成手段
（Vi）と、ベクトル・レジスタ（VR）とを有し、 初期アドレス生成手段（Vi）は、 ベクトル・ユニット使用権が与えられたベクトル命令で
特定されるベクトル・レジスタ番号と、当該ベクトル命
令を発信したスカラ・ユニットを特定するスカラ・ユニ
ット識別情報とに基づいてアドレスを生成し、 ベクトル・レジスタ（VR）は、複数個のメモリ・バンク
（B0〜B7）と、アドレス・コントロール回路とを有し、 アドレス・コントロール回路は、メモリ・バンクと同数
のアドレス・レジスタ（30〜37）を直列接続して構成さ
れたアドレス・レジスタ列と、アドレス・レジスタ列の
前段に接続されたセレクタ（40）と、アドレス・レジス
タ列の後段に接続されたインクリメンタ（41）とを有
し、 セレクタ（40）の一方の入力には初期アドレス生成手段
（Vi）の出力が接続され、他方の入力にはインクリメン
タ（41）の出力が接続され、 各アドレス・レジスタ（3i）の出力は対応するメモリ・
バンク（Bi）のアドレス入力に接続され、 インクリメンタ（41）は、最終段のアドレス・レジスタ
（37）から出力される値に制御信号で指定される値を加
算する ことを特徴とするものである。
請求項２のベクトル演算処理装置は、請求項１のベクト
ル演算処理装置において、 初期アドレス生成手段（Vi）が、 対応するスカラ・ユニットから送られて来たベクトル命
令で特定されるベクトル・レジスタ番号を記憶するベク
トル・レジスタ番号レジスタの複数個（10,11）と、 何れのスカラ・ユニットからのベクトル命令にベクトル
・ユニット使用権を与えるかを決定する切換回路（12）
と、 ベクトル・ユニット使用権が与えられたベクトル命令を
発信したスカラ・ユニットを特定するスカラ・ユニット
識別情報を記憶するスカラ・ユニット識別情報記憶手段
（13）と、 スカラ・ユニット識別情報記憶手段（13）の内容に基づ
いて１個のベクトル・レジスタ番号レジスタを選択する
選択手段（14）と、 選択されたベクトル・レジスタ番号レジスタの内容およ
びスカラ・ユニット識別情報記憶手段（13）の内容に基
づいてアドレスを生成するアドレス生成部（15）とを具
備する ことを特徴とするものである。
ル演算処理装置において、 初期アドレス生成手段（Vi）が、 対応するスカラ・ユニットから送られて来たベクトル命
令で特定されるベクトル・レジスタ番号を記憶するベク
トル・レジスタ番号レジスタの複数個（10,11）と、 何れのスカラ・ユニットからのベクトル命令にベクトル
・ユニット使用権を与えるかを決定する切換回路（12）
と、 ベクトル・ユニット使用権が与えられたベクトル命令を
発信したスカラ・ユニットを特定するスカラ・ユニット
識別情報を記憶するスカラ・ユニット識別情報記憶手段
（13）と、 スカラ・ユニット識別情報記憶手段（13）の内容に基づ
いて１個のベクトル・レジスタ番号レジスタを選択する
選択手段（14）と、 選択されたベクトル・レジスタ番号レジスタの内容およ
びスカラ・ユニット識別情報記憶手段（13）の内容に基
づいてアドレスを生成するアドレス生成部（15）とを具
備する ことを特徴とするものである。
第１図は本発明の概要を示す図である。同図において、
10と11はVR番号レジスタ、12は切換回路、13はスカラ・
ユニット識別子、14はマルチプレクサ、15はアドレス生
成部をそれぞれ示しているなお、第６図と同一符号は同
一物を示している。
10と11はVR番号レジスタ、12は切換回路、13はスカラ・
ユニット識別子、14はマルチプレクサ、15はアドレス生
成部をそれぞれ示しているなお、第６図と同一符号は同
一物を示している。
第１図（ａ）は本発明のベクトル演算処理装置の全体構
成例を示す図である。主記憶装置MSUは、スカラ・ユニ
ットSU0,SU1及びベクトル・ユニットVUからアクセスさ
れる。ベクトル・ユニットVUは、アクセス・パイプライ
ンAP、ベクトル・レジスタVR、ベクトル命令制御部Viお
よびベクトル演算器VEを有している。ベクトル・レジス
タVRは、バスを介してアクセス・パイプラインAPに接続
されると共に、バスを介してベクトル演算器VEに接続さ
れる。ベクトル・レジスタVRは、例えば512個のベクト
ル・レジスタから構成され、図示の例では、その内の半
分がスカラ・ユニットSU0に割り当てられ、残りがスカ
ラ・ユニットSU1に割り当てられている。
成例を示す図である。主記憶装置MSUは、スカラ・ユニ
ットSU0,SU1及びベクトル・ユニットVUからアクセスさ
れる。ベクトル・ユニットVUは、アクセス・パイプライ
ンAP、ベクトル・レジスタVR、ベクトル命令制御部Viお
よびベクトル演算器VEを有している。ベクトル・レジス
タVRは、バスを介してアクセス・パイプラインAPに接続
されると共に、バスを介してベクトル演算器VEに接続さ
れる。ベクトル・レジスタVRは、例えば512個のベクト
ル・レジスタから構成され、図示の例では、その内の半
分がスカラ・ユニットSU0に割り当てられ、残りがスカ
ラ・ユニットSU1に割り当てられている。
第１図（ｂ）は本発明におけるベクトル命令制御部の構
成例を示す図である。VR番号レジスタ10にはスカラ・ユ
ニットSU0から送られてきたベクトル・レジスタ番号が
セットされ、VR番号レジスタ11にはスカラ・ユニットSU
1から送られてきたベクトル・レジスタ番号がセットさ
れる。切換回路12は、スカラ・ユニットSU0のベクトル
命令およびスカラ・ユニットSU1のベクトル命令の内の
何れのベクトル命令にベクトル・ユニット使用権を与え
るかを決定するものであり、スカラ・ユニットSU0のベ
クトル命令に使用権を与える場合にはスカラ・ユニット
識別子13を“0"とし、スカラ・ユニットSU1のベクトル
命令に使用権を与える場合にはスカラ・ユニット識別子
13を“1"とする。マルチプレクサ14は、スカラ・ユニッ
ト識別子13が“0"の場合にはVR番号レジスタ10の内容を
アドレス生成部15に送り、スカラ・ユニット識別子13が
“1"の場合にはVR番号レジスタ11の内容をアドレス生成
部15に送る。アドレス生成部15は、送られて来たベクト
ル・レジスタ番号およびスカラ・ユニット識別子13の内
容を合成してアドレスを生成し、生成したアドレスをベ
クトル・レジスタVRに送る。
成例を示す図である。VR番号レジスタ10にはスカラ・ユ
ニットSU0から送られてきたベクトル・レジスタ番号が
セットされ、VR番号レジスタ11にはスカラ・ユニットSU
1から送られてきたベクトル・レジスタ番号がセットさ
れる。切換回路12は、スカラ・ユニットSU0のベクトル
命令およびスカラ・ユニットSU1のベクトル命令の内の
何れのベクトル命令にベクトル・ユニット使用権を与え
るかを決定するものであり、スカラ・ユニットSU0のベ
クトル命令に使用権を与える場合にはスカラ・ユニット
識別子13を“0"とし、スカラ・ユニットSU1のベクトル
命令に使用権を与える場合にはスカラ・ユニット識別子
13を“1"とする。マルチプレクサ14は、スカラ・ユニッ
ト識別子13が“0"の場合にはVR番号レジスタ10の内容を
アドレス生成部15に送り、スカラ・ユニット識別子13が
“1"の場合にはVR番号レジスタ11の内容をアドレス生成
部15に送る。アドレス生成部15は、送られて来たベクト
ル・レジスタ番号およびスカラ・ユニット識別子13の内
容を合成してアドレスを生成し、生成したアドレスをベ
クトル・レジスタVRに送る。
本発明において、アクセス・パイプラインからベクトル
・レジスタに張られるバス及びベクトル・レジスタから
ベクトル演算器に張られるバスは、スカラ・ユニットの
台数に関係なくそれぞれ１組で良い。また、最大2n個の
スカラ・ユニットが繋がれる場合、ベクトル・レジスタ
を構成するRAMアドレスの内のｎビットはスカラ・ユニ
ットを区別するのに使用されるが、2m個のスカラ・ユニ
ットしか繋がらない場合はｍビットをスカラ・ユニット
の区別に使用し、ｎ−ｍビットは各ベクトル・レジスタ
エンメントを区別するビットとして使用することにな
る。従って、2m個のスカラ・ユニットしか繋がらないシ
ステムでは、各スカラ・ユニットのベクトル長を2n-m倍
することにより、ベクトル・ユニットの持つ全てのベク
トル・レジスタを有効に活用することが出来る。
・レジスタに張られるバス及びベクトル・レジスタから
ベクトル演算器に張られるバスは、スカラ・ユニットの
台数に関係なくそれぞれ１組で良い。また、最大2n個の
スカラ・ユニットが繋がれる場合、ベクトル・レジスタ
を構成するRAMアドレスの内のｎビットはスカラ・ユニ
ットを区別するのに使用されるが、2m個のスカラ・ユニ
ットしか繋がらない場合はｍビットをスカラ・ユニット
の区別に使用し、ｎ−ｍビットは各ベクトル・レジスタ
エンメントを区別するビットとして使用することにな
る。従って、2m個のスカラ・ユニットしか繋がらないシ
ステムでは、各スカラ・ユニットのベクトル長を2n-m倍
することにより、ベクトル・ユニットの持つ全てのベク
トル・レジスタを有効に活用することが出来る。
第２図はベクトル・レジスタの物理的構成を説明する図
である。同図において、B0ないしB7はバンク、20と21は
書込ポート、22ないし24は読出ポートをそれぞれ示して
いる。
である。同図において、B0ないしB7はバンク、20と21は
書込ポート、22ないし24は読出ポートをそれぞれ示して
いる。
書込ポート20はロード・パイプラインからのデータを受
け取り、書込ポート21はベクトル演算器VEからのデータ
を受け取る。書込ポート20の出力側は、バスを介してバ
ンクB0ないしB7の入力側に接続されている。図には完全
に示されていないが、書込ポート21の出力側もバスを介
してバンクB0ないしB7の入力側に接続されている。読出
ポート24はデータをストア・パイプラインに入力させる
ためのものであり、読出ポート23はベクトル演算器VEの
一方のデータ入力端子にデータを入力させるためのもの
であり、読出ポート22はベクトル演算器VEの他方のデー
タ入力端子にデータを入力させるためのものである。読
出ポート24の入力側は、バスを介してバンクB0ないしB7
の出力側に接続されている。図には完全に示されていな
いが、読出ポート22,23の入力側もバスを介してバンクB
0ないしB7の出力側に接続されている。
け取り、書込ポート21はベクトル演算器VEからのデータ
を受け取る。書込ポート20の出力側は、バスを介してバ
ンクB0ないしB7の入力側に接続されている。図には完全
に示されていないが、書込ポート21の出力側もバスを介
してバンクB0ないしB7の入力側に接続されている。読出
ポート24はデータをストア・パイプラインに入力させる
ためのものであり、読出ポート23はベクトル演算器VEの
一方のデータ入力端子にデータを入力させるためのもの
であり、読出ポート22はベクトル演算器VEの他方のデー
タ入力端子にデータを入力させるためのものである。読
出ポート24の入力側は、バスを介してバンクB0ないしB7
の出力側に接続されている。図には完全に示されていな
いが、読出ポート22,23の入力側もバスを介してバンクB
0ないしB7の出力側に接続されている。
５つのポート20ないし24のそれぞれがバンクB0をアクセ
スするタイミングは、スロットにより互いにぶつからな
いように固定されており、各ポートは、バンクB0に続い
てバンクB1,B2,…,B7とアクセスする。スロットはバン
ク数に合せ８個存在する。ベクトル・レジスタは、８ウ
ェイにインターリーブしたバンクB0ないしB7から構成さ
れ、各バンクは72ビット×512ワードのRAMモジュール２
個より成る。バンクB0は（16n＋０及び16n＋１）番目の
エレメントを格納し、バンクB1は（16n＋２及び16n＋
２）番目のエレメントを格納し、バンクB7は（16n＋14
及び16n＋15）番目のエレメントを格納する。但し、ｎ
は零を含む正整数である。
スするタイミングは、スロットにより互いにぶつからな
いように固定されており、各ポートは、バンクB0に続い
てバンクB1,B2,…,B7とアクセスする。スロットはバン
ク数に合せ８個存在する。ベクトル・レジスタは、８ウ
ェイにインターリーブしたバンクB0ないしB7から構成さ
れ、各バンクは72ビット×512ワードのRAMモジュール２
個より成る。バンクB0は（16n＋０及び16n＋１）番目の
エレメントを格納し、バンクB1は（16n＋２及び16n＋
２）番目のエレメントを格納し、バンクB7は（16n＋14
及び16n＋15）番目のエレメントを格納する。但し、ｎ
は零を含む正整数である。
第２図に示したようなベクトル・レジスタをDSUP（Dual
Scalar Unit Processor）モードで使用する場合は、９
ビットのRAMアドレスの内の１ビットをスカラ・ユニッ
トSU0とスカラ・ユニットSU1を区別するのに使用する。
DSUPでないとき、即ちスカラ・ユニットが１個しか付な
い構成では、前記１ビットはレジスタ内のエレメントが
０ないし15であるが、16ないし31であるかを示すビット
（連結番号）となる。従って、DSUP時はレジスタ長が16
であり、非DSUP時はレジスタ長が32となる。第３図にレ
ジスタ連結がない場合におけるベクトル・レジスタの論
理的構成例を示す。
Scalar Unit Processor）モードで使用する場合は、９
ビットのRAMアドレスの内の１ビットをスカラ・ユニッ
トSU0とスカラ・ユニットSU1を区別するのに使用する。
DSUPでないとき、即ちスカラ・ユニットが１個しか付な
い構成では、前記１ビットはレジスタ内のエレメントが
０ないし15であるが、16ないし31であるかを示すビット
（連結番号）となる。従って、DSUP時はレジスタ長が16
であり、非DSUP時はレジスタ長が32となる。第３図にレ
ジスタ連結がない場合におけるベクトル・レジスタの論
理的構成例を示す。
第４図はベクトル・レジスタのアドレス・コントロール
回路を説明する図である。同図において、30ないし37は
アドレス・レジスタ、40はマルチプレクサ、41はインク
リメンタをそれぞれ示している。
回路を説明する図である。同図において、30ないし37は
アドレス・レジスタ、40はマルチプレクサ、41はインク
リメンタをそれぞれ示している。
アドレス・コントロール回路は、ベクトル・レジスタの
各バンクをアクセスする際のアドレスを生成するもので
ある。ベクトル命令制御部Viから送られて来たベクトル
命令の各オペランドのVRレジスタ番号とスカラ・ユニッ
ト番号とから成るベクトル・レジスタのアドレスは、ポ
ート（例えば書込ポート20）がバンクB0をアクセスする
タイミングで以てアドレス・レジスタ30にセットされ
る。アドレス・レジスタ30ないし37はシフトレジスタ構
成となっているので、そのポートがベクトル・レジスタ
のバンクB0,B1,…,B7と番号を進めながらアクセスする
のに合わせて、アドレス・レジスタ30にセットされたア
ドレスはアドレス・レジスタ31,32,…,37とシフトされ
て行く。
各バンクをアクセスする際のアドレスを生成するもので
ある。ベクトル命令制御部Viから送られて来たベクトル
命令の各オペランドのVRレジスタ番号とスカラ・ユニッ
ト番号とから成るベクトル・レジスタのアドレスは、ポ
ート（例えば書込ポート20）がバンクB0をアクセスする
タイミングで以てアドレス・レジスタ30にセットされ
る。アドレス・レジスタ30ないし37はシフトレジスタ構
成となっているので、そのポートがベクトル・レジスタ
のバンクB0,B1,…,B7と番号を進めながらアクセスする
のに合わせて、アドレス・レジスタ30にセットされたア
ドレスはアドレス・レジスタ31,32,…,37とシフトされ
て行く。
第２図のようなベクトル・レジスタを持つベクトル演算
処理装置においては、レジスタ連結が可能である。レジ
スタ連結とは、256個のベクトル・レジスタの内の2nの
倍数であるレジスタ番号のみを指定可能とする代わり
に、見掛けの上で１ベクトル・レジスタの持つエレメン
ト数を2n倍とすることである。レジスタ連結があるベク
トル長のときには、ベクトル長に応じて同一バンクを複
数回アクセスしなければならない。例えば、DSUPシステ
ムでベクトル長が25である場合は、レジスタ長が16であ
るので、レジスタを２個連結して偶数番号が指定され
て、ベクトル命令制御部Viから送られて来る。ベクトル
・レジスタ番号が“0"でスカラ・ユニットSU1からの命
令であるときには、アドレス・レジスタ30に初期値とし
て「000000001」がセットされてアドレス・レジスタ37
までシフトした後、インクリメンタ41により右から２ビ
ット目に“1"が加算され、「000000011」となって、次
のタイミングで再びアドレス・レジスタ30にセットされ
る。このようにして、連続25エレメントのベクトル・レ
ジスタ・アクセスが可能である。
処理装置においては、レジスタ連結が可能である。レジ
スタ連結とは、256個のベクトル・レジスタの内の2nの
倍数であるレジスタ番号のみを指定可能とする代わり
に、見掛けの上で１ベクトル・レジスタの持つエレメン
ト数を2n倍とすることである。レジスタ連結があるベク
トル長のときには、ベクトル長に応じて同一バンクを複
数回アクセスしなければならない。例えば、DSUPシステ
ムでベクトル長が25である場合は、レジスタ長が16であ
るので、レジスタを２個連結して偶数番号が指定され
て、ベクトル命令制御部Viから送られて来る。ベクトル
・レジスタ番号が“0"でスカラ・ユニットSU1からの命
令であるときには、アドレス・レジスタ30に初期値とし
て「000000001」がセットされてアドレス・レジスタ37
までシフトした後、インクリメンタ41により右から２ビ
ット目に“1"が加算され、「000000011」となって、次
のタイミングで再びアドレス・レジスタ30にセットされ
る。このようにして、連続25エレメントのベクトル・レ
ジスタ・アクセスが可能である。
非DSUPシステムの場合、ベクトル長が25であればレジス
タ長が32に出来るので、指定できるレジスタ番号には制
約を付けなくともよい。この場合、ベクトル・ユニット
に繋がれたスカラ・ユニットの番号の如何にかかわら
ず、レジスタ番号“0"とスカラ・ユニット識別子“0"が
ベクトル命令制御部Viから送られ、アドレス・レジスタ
30に初期値として「000000000」にセットされる。そし
て、７τ後にアドレス・レジスタ37にシフトされ、次の
タイミングにはインクリメンタ41により１番右のビット
に１が加算され、「000000001」となって再びアドレス
・レジスタ30にセットされる。もし、ベクトル長が32よ
り大きければ、この場合もレジスタ連結が行われ、例え
ば50であればベクトル・レジスタのアドレスはアドレス
・レジスタ30に４回セットされ、４回目には「00000001
1」となり、この値がアドレス・レジスタ31,32,…とシ
フトする。ここで、インクリメンタ41は、DOUBLE−VR−
MODEという制御信号により制御され、この信号が“0"の
ときはアドレスの右から２ビット目にキャリーが入り、
この信号が“1"のときは、アドレスの一番右のビットに
キャリーが入るようになっている。したがって、DSUPシ
ステムでは“0"であり、DSUPシステムではないときはど
ちらでもよい。
タ長が32に出来るので、指定できるレジスタ番号には制
約を付けなくともよい。この場合、ベクトル・ユニット
に繋がれたスカラ・ユニットの番号の如何にかかわら
ず、レジスタ番号“0"とスカラ・ユニット識別子“0"が
ベクトル命令制御部Viから送られ、アドレス・レジスタ
30に初期値として「000000000」にセットされる。そし
て、７τ後にアドレス・レジスタ37にシフトされ、次の
タイミングにはインクリメンタ41により１番右のビット
に１が加算され、「000000001」となって再びアドレス
・レジスタ30にセットされる。もし、ベクトル長が32よ
り大きければ、この場合もレジスタ連結が行われ、例え
ば50であればベクトル・レジスタのアドレスはアドレス
・レジスタ30に４回セットされ、４回目には「00000001
1」となり、この値がアドレス・レジスタ31,32,…とシ
フトする。ここで、インクリメンタ41は、DOUBLE−VR−
MODEという制御信号により制御され、この信号が“0"の
ときはアドレスの右から２ビット目にキャリーが入り、
この信号が“1"のときは、アドレスの一番右のビットに
キャリーが入るようになっている。したがって、DSUPシ
ステムでは“0"であり、DSUPシステムではないときはど
ちらでもよい。
第５図はバンク・スロット毎に命令を管理する回路の構
成例を示す図である。同図において、50と51はベクトル
制御レジスタ、53はセレクタ、54もセレクタ、55はベク
トル長レジスタ、56は減算器、57は終了判定回路、58は
命令管理回路、59はSTART条件検出回路をそれぞれ示し
ている。
成例を示す図である。同図において、50と51はベクトル
制御レジスタ、53はセレクタ、54もセレクタ、55はベク
トル長レジスタ、56は減算器、57は終了判定回路、58は
命令管理回路、59はSTART条件検出回路をそれぞれ示し
ている。
第５図において、点線で囲まれた部分が各バンク・スロ
ット毎に命令を管理する回路であり、同時に並列実行可
能な命令の分だけ存在する。点線で示す回路の中には、
ベクトル長カウンタ（符号55,56の部分）や終了判定回
路57、命令管理回路58が存在する。
ット毎に命令を管理する回路であり、同時に並列実行可
能な命令の分だけ存在する。点線で示す回路の中には、
ベクトル長カウンタ（符号55,56の部分）や終了判定回
路57、命令管理回路58が存在する。
ベクトル制御レジスタ50,51は、プログラマブルなレジ
スタであり、各スカラ・ユニット毎にあり、ベクトル・
オペレーションの状態を規定するものである。次段のセ
レクタ53は、スカラ・ユニットの切換回路12（第１図を
参照）の出力により制御される。ベクトル長カウンタ
は、残りのベクトル長を保持するベクトル長レジスタ55
と減算器56よりなる。減算器56は、その１τ間に実行さ
れたベクトルのエレメント分（例えば２である）を減算
する。終了判定回路57は、ベクトル長カウンタの減算結
果が０または負になったことにより、当該命令の終了を
検出する。命令管理回路58は、当該バンク・スロットで
命令が実行中であるか否か、また実行中の命令のEOPや
ベクトル・レジスタ番号などを保持し、更に命令の実行
が複数のステージに分割されるときそれを管理する回路
である。ステージとは、例えばベクトル・レジスタの読
み出しや書き込みなどにより分けられる。スタート条件
検出回路59は、各スロットで発信を待っている命令に対
して、現在実行中の命令とのレジスタ・コンフリクトの
チエックを行い、次に終了する（または現在使用されて
いない）スロット・パイプに命令を発信する。ここより
出されるスタート信号により、ベクトル制御レジスタか
ら出力される新たなベクトル長がベクトル長カウンタに
設定される。
スタであり、各スカラ・ユニット毎にあり、ベクトル・
オペレーションの状態を規定するものである。次段のセ
レクタ53は、スカラ・ユニットの切換回路12（第１図を
参照）の出力により制御される。ベクトル長カウンタ
は、残りのベクトル長を保持するベクトル長レジスタ55
と減算器56よりなる。減算器56は、その１τ間に実行さ
れたベクトルのエレメント分（例えば２である）を減算
する。終了判定回路57は、ベクトル長カウンタの減算結
果が０または負になったことにより、当該命令の終了を
検出する。命令管理回路58は、当該バンク・スロットで
命令が実行中であるか否か、また実行中の命令のEOPや
ベクトル・レジスタ番号などを保持し、更に命令の実行
が複数のステージに分割されるときそれを管理する回路
である。ステージとは、例えばベクトル・レジスタの読
み出しや書き込みなどにより分けられる。スタート条件
検出回路59は、各スロットで発信を待っている命令に対
して、現在実行中の命令とのレジスタ・コンフリクトの
チエックを行い、次に終了する（または現在使用されて
いない）スロット・パイプに命令を発信する。ここより
出されるスタート信号により、ベクトル制御レジスタか
ら出力される新たなベクトル長がベクトル長カウンタに
設定される。
レジスタ連結についての説明を補足する。第４図のセレ
クタ40は、第５図のSTART条件検出回路59の出力である
所のSTART信号ONの条件によりベクトル命令制御部Vi側
を選択し、新しいベクトル・レジスタ番号がアドレス・
レジスタ30に設定される。逆にスタートがかからないと
きは、インクリメンタ41の出力が選択されるので、ベク
トル長が長いときは自然にレジスタ連結が行われる。何
故ならば、ベクトル長カウンタが示す残りのベクトル長
が零にならない限り、次の命令が発信されないからであ
る。
クタ40は、第５図のSTART条件検出回路59の出力である
所のSTART信号ONの条件によりベクトル命令制御部Vi側
を選択し、新しいベクトル・レジスタ番号がアドレス・
レジスタ30に設定される。逆にスタートがかからないと
きは、インクリメンタ41の出力が選択されるので、ベク
トル長が長いときは自然にレジスタ連結が行われる。何
故ならば、ベクトル長カウンタが示す残りのベクトル長
が零にならない限り、次の命令が発信されないからであ
る。
以上の説明から明らかなように、本発明によれば、 （ａ） ベクトル・レジスタとアクセス・パイプライン
との間のバス及びベクトル・レジスタとベクトル演算器
との間のバスが削減される。
との間のバス及びベクトル・レジスタとベクトル演算器
との間のバスが削減される。
（ｂ） スカラ・ユニットの個数に応じて、ベクトル・
レジスタの容量を変化させることが出来るので、ベクト
ル・ユニットのビジー率の異なるユーザに対して最適の
システムを同一計算機システムで提供できる。
レジスタの容量を変化させることが出来るので、ベクト
ル・ユニットのビジー率の異なるユーザに対して最適の
システムを同一計算機システムで提供できる。
と言う顕著な効果を奏することが出来る。
第１図は本発明の概要を示す図、第２図はベクトル・レ
ジスタの物理的構成を説明する図、第３図はベクトル・
レジスタの論理構成を説明する図、第４図はベクトル・
レジスタのアドレス・コントロール回路を説明する図、
第５図はバンク・スロット毎に命令を管理する回路の構
成例を示す図、第６図は従来のベクトル演算処理装置の
１例を示す図である。 MSU……主記憶装置、AP……アクセス・パイプライン、V
R0とVR1……ベクトル・レジスタ、Vi……ベクトル命令
制御部、VE……ベクトル演算器、SU0とSU1……スカラ・
ユニット、B0ないしB7……バンク、10と11……VR番号レ
ジスタ、12……切換回路、13……スカラ・ユニット識別
子、14……マルチプレクサ、15……アドレス生成部、20
と21……書込ポート、22ないし24……読出ポート、30な
いし37……アドレス・レジスタ、40……マルチプレク
サ、41……インクリメンタ。
ジスタの物理的構成を説明する図、第３図はベクトル・
レジスタの論理構成を説明する図、第４図はベクトル・
レジスタのアドレス・コントロール回路を説明する図、
第５図はバンク・スロット毎に命令を管理する回路の構
成例を示す図、第６図は従来のベクトル演算処理装置の
１例を示す図である。 MSU……主記憶装置、AP……アクセス・パイプライン、V
R0とVR1……ベクトル・レジスタ、Vi……ベクトル命令
制御部、VE……ベクトル演算器、SU0とSU1……スカラ・
ユニット、B0ないしB7……バンク、10と11……VR番号レ
ジスタ、12……切換回路、13……スカラ・ユニット識別
子、14……マルチプレクサ、15……アドレス生成部、20
と21……書込ポート、22ないし24……読出ポート、30な
いし37……アドレス・レジスタ、40……マルチプレク
サ、41……インクリメンタ。
Claims (2)
- 【請求項１】ベクトル・ユニット（VU）に複数個のスカ
ラ・ユニット（SU0,SU1,…）が接続可能なベクトル演算
処理装置であって、 ベクトル・ユニット（VU）は、初期アドレス生成手段
（Vi）と、ベクトル・レジスタ（VR）とを有し、 初期アドレス生成手段（Vi）は、 ベクトル・ユニット使用権が与えられたベクトル命令で
特定されるベクトル・レジスタ番号と、当該ベクトル命
令を発信したスカラ・ユニットを特定するスカラ・ユニ
ット識別情報とに基づいてアドレスを生成し、 ベクトル・レジスタ（VR）は、複数個のメモリ・バンク
（B0〜B7）と、アドレス・コントロール回路とを有し、 アドレス・コントロール回路は、メモリ・バンクと同数
のアドレス・レジスタ（30〜37）を直列接続して構成さ
れたアドレス・レジスタ列と、アドレス・レジスタ列の
前段に接続されたセレクタ（40）と、アドレス・レジス
タ列の後段に接続されたインクリメンタ（41）とを有
し、 セレクタ（40）の一方の入力には初期アドレス生成手段
（Vi）の出力が接続され、他方の入力にはインクリメン
タ（41）の出力が接続され、 各アドレス・レジスタ（3i）の出力は対応するメモリ・
バンク（Bi）のアドレス入力に接続され、 インクリメンタ（41）は、最終段のアドレス・レジスタ
（37）から出力される値に制御信号で指定される値を加
算する ことを特徴とするベクトル演算処理装置。 - 【請求項２】初期アドレス生成手段（Vi）が、 対応するスカラ・ユニットから送られて来たベクトル命
令で特定されるベクトル・レジスタ番号を記憶するベク
トル・レジスタ番号レジスタの複数個（10,11）と、 何れのスカラ・ユニットからのベクトル命令にベクトル
・ユニット使用権を与えるかを決定する切換回路（12）
と、 ベクトル・ユニット使用権が与えられたベクトル命令を
発信したスカラ・ユニットを特定するスカラ・ユニット
識別情報を記憶するスカラ・ユニット識別情報記憶手段
（13）と、 スカラ・ユニット識別情報記憶手段（13）の内容に基づ
いて１個のベクトル・レジスタ番号レジスタを選択する
選択手段（14）と、 選択されたベクトル・レジスタ番号レジスタの内容およ
びスカラ・ユニット識別情報記憶手段（13）の内容に基
づいてアドレスを生成するアドレス生成部（15）とを具
備する ことを特徴とする請求項１のベクトル演算処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229440A JPH077388B2 (ja) | 1988-09-13 | 1988-09-13 | ベクトル演算処理装置 |
| EP19890116839 EP0359192B1 (en) | 1988-09-13 | 1989-09-12 | Vector processors and vector register control |
| DE1989622163 DE68922163T2 (de) | 1988-09-13 | 1989-09-12 | Vektorprozessoren und Vektorregistersteuerung. |
| CA 610997 CA1329656C (en) | 1988-09-13 | 1989-09-12 | Method for controlling a vector register and a vector processor applying thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229440A JPH077388B2 (ja) | 1988-09-13 | 1988-09-13 | ベクトル演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0276069A JPH0276069A (ja) | 1990-03-15 |
| JPH077388B2 true JPH077388B2 (ja) | 1995-01-30 |
Family
ID=16892254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229440A Expired - Lifetime JPH077388B2 (ja) | 1988-09-13 | 1988-09-13 | ベクトル演算処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0359192B1 (ja) |
| JP (1) | JPH077388B2 (ja) |
| CA (1) | CA1329656C (ja) |
| DE (1) | DE68922163T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103068A (ja) * | 1992-09-18 | 1994-04-15 | Toyota Motor Corp | データ処理装置 |
| EP0594240B1 (en) * | 1992-10-19 | 2000-01-05 | Koninklijke Philips Electronics N.V. | Data processor with operation units sharing groups of register files |
| DE69327504T2 (de) * | 1992-10-19 | 2000-08-10 | Koninklijke Philips Electronics N.V., Eindhoven | Datenprozessor mit Operationseinheiten, die gemeinsam Gruppen von Registerspeichern benutzen |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3379690D1 (en) * | 1982-09-03 | 1989-05-24 | Hitachi Ltd | Data processing system |
| JPS6069746A (ja) * | 1983-09-26 | 1985-04-20 | Fujitsu Ltd | ベクトル・デ−タ処理装置の制御方式 |
| JPS61262971A (ja) * | 1985-05-17 | 1986-11-20 | Fujitsu Ltd | ベクトルレジスタの構成方式 |
-
1988
- 1988-09-13 JP JP63229440A patent/JPH077388B2/ja not_active Expired - Lifetime
-
1989
- 1989-09-12 EP EP19890116839 patent/EP0359192B1/en not_active Expired - Lifetime
- 1989-09-12 DE DE1989622163 patent/DE68922163T2/de not_active Expired - Fee Related
- 1989-09-12 CA CA 610997 patent/CA1329656C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0359192A3 (en) | 1991-01-16 |
| EP0359192B1 (en) | 1995-04-12 |
| DE68922163D1 (de) | 1995-05-18 |
| JPH0276069A (ja) | 1990-03-15 |
| CA1329656C (en) | 1994-05-17 |
| DE68922163T2 (de) | 1995-08-17 |
| EP0359192A2 (en) | 1990-03-21 |
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