JPH0456399B2 - - Google Patents
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- Publication number
- JPH0456399B2 JPH0456399B2 JP59110291A JP11029184A JPH0456399B2 JP H0456399 B2 JPH0456399 B2 JP H0456399B2 JP 59110291 A JP59110291 A JP 59110291A JP 11029184 A JP11029184 A JP 11029184A JP H0456399 B2 JPH0456399 B2 JP H0456399B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- channel mis
- word line
- channel
- mis transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アドレスの切換わり時に相補型ビツ
ト線対の間を一時的にシヨートする回路を備えた
半導体記憶装置、特にそのシヨート回路の改良に
関する。
ト線対の間を一時的にシヨートする回路を備えた
半導体記憶装置、特にそのシヨート回路の改良に
関する。
非同期型のRAMはビツト線対の電位変化に要
する時間がアクセスタイムを決定する一要因とな
るため、最近では第７図に示すようにビツト線対
BL，間にシヨート回路SHを接続する傾向に
ある。MCはメモリセルで、Q1，Q2はトランスフ
アゲート、Q3，Q4はドライバトランジスタ、R1，
R2は負荷抵抗である。Q5，Q6はビツト線BL，
BLの負荷トランジスタ、Ｖc.c.は電源、WLはワ
ード線である。
する時間がアクセスタイムを決定する一要因とな
るため、最近では第７図に示すようにビツト線対
BL，間にシヨート回路SHを接続する傾向に
ある。MCはメモリセルで、Q1，Q2はトランスフ
アゲート、Q3，Q4はドライバトランジスタ、R1，
R2は負荷抵抗である。Q5，Q6はビツト線BL，
BLの負荷トランジスタ、Ｖc.c.は電源、WLはワ
ード線である。
シヨート回路SHはＮもしくはＰチヤネル型の
MISトランジスタQ0を用い、それをクロツクφ
でアドレスの切換り時に一時的にオンにする。ビ
ツト線BL，はトランジスタQ5，Q6を通して
電源Ｖc.c.に接続されているのでワード線が非選択
の場合定常的には同じレベルになる。しかし、読
出し動作の結果ビツト線BL，に電位差が生じ
ている状態でワード線を切換え、逆のデータを読
出す場合には上記の電位差を零にした上、更に逆
極性の電位差を生じさせる必要があるため、セル
MCの限られた駆動能力では時間がかかり、アク
セスタイムが長くなる。そこで、ワード線WLの
切換わり時にビツト線対BL，間を一時的にシ
ヨートし、それ以前の電位差をキヤンセルして高
速化を図ろうとするのがシヨート回路SHである。
MISトランジスタQ0を用い、それをクロツクφ
でアドレスの切換り時に一時的にオンにする。ビ
ツト線BL，はトランジスタQ5，Q6を通して
電源Ｖc.c.に接続されているのでワード線が非選択
の場合定常的には同じレベルになる。しかし、読
出し動作の結果ビツト線BL，に電位差が生じ
ている状態でワード線を切換え、逆のデータを読
出す場合には上記の電位差を零にした上、更に逆
極性の電位差を生じさせる必要があるため、セル
MCの限られた駆動能力では時間がかかり、アク
セスタイムが長くなる。そこで、ワード線WLの
切換わり時にビツト線対BL，間を一時的にシ
ヨートし、それ以前の電位差をキヤンセルして高
速化を図ろうとするのがシヨート回路SHである。
第８図はトランジスタQ0をＮチヤネル型とし
た場合の動作波形で、クロツクφがＨ（ハイ）レ
ベルへ立上るとトランジスタQ0はオンし、ビツ
ト線BL，の電位を一方から他方への放電とい
う形で揃える。このようにすると、ワード線を切
換えて逆のデータを読出す場合、前の電位差をキ
ヤンセルする分はワード線の切換わり時にシヨー
ト回路SHによつて行われているため、次にセル
MCが逆のデータを出力するときは同電位のビツ
ト線対BL，に単に電位差をつけるだけで済む
ので読出し動作の高速化が図れる。
た場合の動作波形で、クロツクφがＨ（ハイ）レ
ベルへ立上るとトランジスタQ0はオンし、ビツ
ト線BL，の電位を一方から他方への放電とい
う形で揃える。このようにすると、ワード線を切
換えて逆のデータを読出す場合、前の電位差をキ
ヤンセルする分はワード線の切換わり時にシヨー
ト回路SHによつて行われているため、次にセル
MCが逆のデータを出力するときは同電位のビツ
ト線対BL，に単に電位差をつけるだけで済む
ので読出し動作の高速化が図れる。
しかし、トランジスタQ0がＮチヤネル型であ
ると該トランジスタはＬ（ロー）レベル側のビツ
ト線BL（又は）に接続されたソースドレイン
をソース、クロツクφが印加されたゲートをゲー
トとして動作するので、そのビツト線レベルがシ
ヨート動作の結果Ｈに近づくにつれクロツクφに
よるゲートの電位とビツト線BL（又は）によ
るソースの電位が接近する。この結果トランジス
タQ0のゲート・ソース間電圧VGSが小さくなり、
オーバードライブが減少して抵抗が高まり、シヨ
ート能力が弱くなる。つまり、ビツト線対BL，
BL間の電位差はクロツクφが印加された当初は
急激に減少するが、最終段階で完全なシヨート状
態になるには時間がかかり、実際には、クロツク
φのパルス幅に制限があるので、BL，間に電
位差を残したままの不完全シヨートに終る欠点が
ある。第８図はBL，間に僅かに電位差が残る
様子を示している。
ると該トランジスタはＬ（ロー）レベル側のビツ
ト線BL（又は）に接続されたソースドレイン
をソース、クロツクφが印加されたゲートをゲー
トとして動作するので、そのビツト線レベルがシ
ヨート動作の結果Ｈに近づくにつれクロツクφに
よるゲートの電位とビツト線BL（又は）によ
るソースの電位が接近する。この結果トランジス
タQ0のゲート・ソース間電圧VGSが小さくなり、
オーバードライブが減少して抵抗が高まり、シヨ
ート能力が弱くなる。つまり、ビツト線対BL，
BL間の電位差はクロツクφが印加された当初は
急激に減少するが、最終段階で完全なシヨート状
態になるには時間がかかり、実際には、クロツク
φのパルス幅に制限があるので、BL，間に電
位差を残したままの不完全シヨートに終る欠点が
ある。第８図はBL，間に僅かに電位差が残る
様子を示している。
一方、このトランジスタQ0をＰチヤネル型に
した場合は、Ｎチヤネルとは逆にビツト線BL（又
は）がシヨート効果の結果Ｈレベルに近づく
につれオーバードライブが増加し、最終段階で完
全なシヨート状態に達するのは容易である。しか
し、Ｐチヤネルに電流を流す正孔（Hole）の易
動度（mobility）は電子より低いため、同じＷ／
Ｌ（Ｗ：チヤネル幅、Ｌはチヤネル長）ではＮチ
ヤネルMISトランジスタよりＰチヤネルMISトラ
ンジスタの方がgmが小さい。このためトランジ
スタQ0をＰチヤネル型にすると全体としてのス
ピードはＮチヤネルより遅くなる欠点がある。
した場合は、Ｎチヤネルとは逆にビツト線BL（又
は）がシヨート効果の結果Ｈレベルに近づく
につれオーバードライブが増加し、最終段階で完
全なシヨート状態に達するのは容易である。しか
し、Ｐチヤネルに電流を流す正孔（Hole）の易
動度（mobility）は電子より低いため、同じＷ／
Ｌ（Ｗ：チヤネル幅、Ｌはチヤネル長）ではＮチ
ヤネルMISトランジスタよりＰチヤネルMISトラ
ンジスタの方がgmが小さい。このためトランジ
スタQ0をＰチヤネル型にすると全体としてのス
ピードはＮチヤネルより遅くなる欠点がある。
本発明は、シヨート回路の構成を改良して高速
且つ完全なビツト線シヨートを行おうとするもの
で、アドレス信号によりメモリセルを選択し、該
選択したメモリセルの記憶内容に応じた相補信号
を一対のビツト線に発生させる構成を有し、前記
一対のビツト線間にＰチヤネルMISトランジスタ
とＮチヤネルMISトランジスタを並列接続したシ
ヨート回路を設けて、前記ＰチヤネルMISトラン
ジスタと前記ＮチヤネルMISトランジスタの両方
を前記アドレス信号の変化に応答して一時的に導
通させるようにしたようにしたものである。
且つ完全なビツト線シヨートを行おうとするもの
で、アドレス信号によりメモリセルを選択し、該
選択したメモリセルの記憶内容に応じた相補信号
を一対のビツト線に発生させる構成を有し、前記
一対のビツト線間にＰチヤネルMISトランジスタ
とＮチヤネルMISトランジスタを並列接続したシ
ヨート回路を設けて、前記ＰチヤネルMISトラン
ジスタと前記ＮチヤネルMISトランジスタの両方
を前記アドレス信号の変化に応答して一時的に導
通させるようにしたようにしたものである。
上述したようにＮチヤネルMISトランジスタは
初期のオーバードライブ能力が大きく、且つgm
も大きい。従つて、このトランジスタをオンにす
るとビツト線シヨートの初期から中間にかけての
電位差吸収は効果的に行われる。一方、Ｐチヤネ
ルMISトランジスタは後期のオーバードライブ能
力に優れる。従つて、このトランジスタを併用す
ることで短時間内に完全なシヨート状態に達する
ことができる。
初期のオーバードライブ能力が大きく、且つgm
も大きい。従つて、このトランジスタをオンにす
るとビツト線シヨートの初期から中間にかけての
電位差吸収は効果的に行われる。一方、Ｐチヤネ
ルMISトランジスタは後期のオーバードライブ能
力に優れる。従つて、このトランジスタを併用す
ることで短時間内に完全なシヨート状態に達する
ことができる。
以下、図面を参照しなら本発明の実施例を説明
する。
する。
第１図は本発明の一実施例を示す回路図で、第
７図と同一部分には同一符号が付してある。図
中、QNはＮチヤネルMISトランジスタ、QPはＰ
チヤネルMISトランジスタで、これらをビツト線
BL，間に並列に接続してシヨート回路SHを
構成する。トランジスタQNのゲートにはワード
線WLの切換わり時にＨとなるクロツクφを、ま
たトランジスタQpのゲートにはその時Ｌとなる
逆相のクロツクを印加する。
７図と同一部分には同一符号が付してある。図
中、QNはＮチヤネルMISトランジスタ、QPはＰ
チヤネルMISトランジスタで、これらをビツト線
BL，間に並列に接続してシヨート回路SHを
構成する。トランジスタQNのゲートにはワード
線WLの切換わり時にＨとなるクロツクφを、ま
たトランジスタQpのゲートにはその時Ｌとなる
逆相のクロツクを印加する。
第２図はビツト線シヨート時の動作波形で、ク
ロツクφがＨへ立上るとトランジスタQNがオン
し、同時にクロツクがＬへ立下るとトランジス
タQpがオンする。この結果、ビツト線BL，
間で電荷移動が起こり、やがて完全シヨート、等
電位状態になる。このシヨート動作の前半はＮチ
ヤネル主導であり、また後半がＰチヤネル主導で
ある点は前述の説明から明らかである。
ロツクφがＨへ立上るとトランジスタQNがオン
し、同時にクロツクがＬへ立下るとトランジス
タQpがオンする。この結果、ビツト線BL，
間で電荷移動が起こり、やがて完全シヨート、等
電位状態になる。このシヨート動作の前半はＮチ
ヤネル主導であり、また後半がＰチヤネル主導で
ある点は前述の説明から明らかである。
ところで、上述のビツト線シヨートは前サイク
ルのワード線が非選択となり、次サイクルのワー
ド線が選択されるまでの僅かな時間を利用して行
われる。そして理想的には、前サイクルのワード
線が非選択レベルになりきつてからビツト線シヨ
ートを開始し、次ワード線の選択が開始されるま
でに該シヨートが完了しているのが望ましい。し
かし、現実には高速化を図るためにワード線切換
え時のタイミング的なマージンが少ないので、シ
ヨート期間が前後のワード線選択期間にオーバー
ラツプし易い。この場合、オーバーラツプする期
間のシヨート効果が強すぎるとセルMCの安定性
およびアクセススピードに影響がでる。つまり、
前サイクルのワード線が完全に非選択にならない
うちにシヨート動作が始まると最悪事態ではビツ
ト線BL，が同電位になり、かゝるビツト線に
まだ接続されているメモリセルの両入出力端も同
電位となり、かゝる状態から一方がＨ、他方がＬ
の状態へ移行するからセル情報は読出したときの
状態に戻らずに反転する可能性ある。同様に次サ
イクルのワード線が選択された後もシヨート動作
を続けていると、このサイクルで読出そうとする
セルの情報を反転してしまう可能性がある。
ルのワード線が非選択となり、次サイクルのワー
ド線が選択されるまでの僅かな時間を利用して行
われる。そして理想的には、前サイクルのワード
線が非選択レベルになりきつてからビツト線シヨ
ートを開始し、次ワード線の選択が開始されるま
でに該シヨートが完了しているのが望ましい。し
かし、現実には高速化を図るためにワード線切換
え時のタイミング的なマージンが少ないので、シ
ヨート期間が前後のワード線選択期間にオーバー
ラツプし易い。この場合、オーバーラツプする期
間のシヨート効果が強すぎるとセルMCの安定性
およびアクセススピードに影響がでる。つまり、
前サイクルのワード線が完全に非選択にならない
うちにシヨート動作が始まると最悪事態ではビツ
ト線BL，が同電位になり、かゝるビツト線に
まだ接続されているメモリセルの両入出力端も同
電位となり、かゝる状態から一方がＨ、他方がＬ
の状態へ移行するからセル情報は読出したときの
状態に戻らずに反転する可能性ある。同様に次サ
イクルのワード線が選択された後もシヨート動作
を続けていると、このサイクルで読出そうとする
セルの情報を反転してしまう可能性がある。
第３図はこの点を改善する本発明の他の実施例
のタイムチヤートで、回路構成は第１図と同じで
ある。第３図のAddはローアドレスを表わし、そ
の交叉部が切換り時点である。アドレスAddが切
換わると、まず前サイクルのワード線WL（で
示す）は非選択レベルに移行し、次いで次サイク
ルのワード線WL（で示す）が選択レベルに移
行する。この間に両ロード線が非選択になる
期間があり、ここでビツト線シヨートを行う。但
し、本例ではgmの小さいＰチヤネルMISトラン
ジスタQpのオンを先行させ、gmの大きいＮチヤ
ネルMISトランジスタQNはワード線が完全に
非選択を移行してからオンさせるようにする。こ
のことで前サイクルのワード線が立下るときか
らシヨート動作を開始してもそのとき読出したセ
ルに誤書込みしないで済む。しかも、トランジス
タQNがオンしてからは急激にシヨートが行われ
るのでビツト線BL，の電位は高速で接近す
る。そして、次サイクルのワード線が立上る前
にシヨート動作を完了しておけば次に読出そうと
するセルの情報を破壊することもない。
のタイムチヤートで、回路構成は第１図と同じで
ある。第３図のAddはローアドレスを表わし、そ
の交叉部が切換り時点である。アドレスAddが切
換わると、まず前サイクルのワード線WL（で
示す）は非選択レベルに移行し、次いで次サイク
ルのワード線WL（で示す）が選択レベルに移
行する。この間に両ロード線が非選択になる
期間があり、ここでビツト線シヨートを行う。但
し、本例ではgmの小さいＰチヤネルMISトラン
ジスタQpのオンを先行させ、gmの大きいＮチヤ
ネルMISトランジスタQNはワード線が完全に
非選択を移行してからオンさせるようにする。こ
のことで前サイクルのワード線が立下るときか
らシヨート動作を開始してもそのとき読出したセ
ルに誤書込みしないで済む。しかも、トランジス
タQNがオンしてからは急激にシヨートが行われ
るのでビツト線BL，の電位は高速で接近す
る。そして、次サイクルのワード線が立上る前
にシヨート動作を完了しておけば次に読出そうと
するセルの情報を破壊することもない。
第３図では以上の動作を可能とするため、ワー
ド線の立上り開始と同時に立下るクロツク
と、ワード線が完全に立下つてから立上るクロ
ツクφとを実線で示している。これらのクロツク
φ，はいずれもワード線の立上りに先行して
終了している必要あるが、この場合も破線で示す
ようにクロツクを先に終了させた方が好まし
い。これはクロツクでオンとなつたＰチヤネル
MISトランジスタQpのオーバードライブ能力が
この辺りでは強くなつているので、完全シヨート
状態になつた後はいつまでもオンさせておかない
方が良いからである。これに対しＮチヤネルMIS
トランジスタQNは最後までオンさせておく。こ
のようなタイミング設定をすると、シヨート効果
は初め弱く、中間で強く、そして最後に再び弱く
なるというパターンをとる。実線通りのクロツク
φ，を用いれば、初めのシヨート効果だけが弱
い。このようなシヨート効果の弱い部分はワード
線の選択時にオーバーラツプしても問題ないの
で、クロツクφ，のタイミング設定が容易にな
る。
ド線の立上り開始と同時に立下るクロツク
と、ワード線が完全に立下つてから立上るクロ
ツクφとを実線で示している。これらのクロツク
φ，はいずれもワード線の立上りに先行して
終了している必要あるが、この場合も破線で示す
ようにクロツクを先に終了させた方が好まし
い。これはクロツクでオンとなつたＰチヤネル
MISトランジスタQpのオーバードライブ能力が
この辺りでは強くなつているので、完全シヨート
状態になつた後はいつまでもオンさせておかない
方が良いからである。これに対しＮチヤネルMIS
トランジスタQNは最後までオンさせておく。こ
のようなタイミング設定をすると、シヨート効果
は初め弱く、中間で強く、そして最後に再び弱く
なるというパターンをとる。実線通りのクロツク
φ，を用いれば、初めのシヨート効果だけが弱
い。このようなシヨート効果の弱い部分はワード
線の選択時にオーバーラツプしても問題ないの
で、クロツクφ，のタイミング設定が容易にな
る。
第４図はアドレスａの変化を検出して信号φ′を
発生する回路の具体例で、第５図はその各部信号
波形である。アドレスａの信号レベルが第５図に
示すようにＬレベルからＨレベルへ、更にＬレベ
ルへと変化すると、インバータ１の出力は第５図
ｂのように反転する。このときインバータ２の出
力は第５図ｄに示すようにキヤパシタ８により若
干遅延し再反転出力となり、ノアゲート５からは
第５図ｆに示すようにアドレスａの立上りに対応
したパルスが出力される。一方、インバータ３，
４の出力はそれぞれ第５図ｅ，ｃに示すように変
化するので、ノアゲート６からはアドレスａの立
下りに対応したパルスｇが出力される。従つて、
オアゲート７からはアドレスａの信号レベルの変
化に対応した検出信号φ′が出力される。
発生する回路の具体例で、第５図はその各部信号
波形である。アドレスａの信号レベルが第５図に
示すようにＬレベルからＨレベルへ、更にＬレベ
ルへと変化すると、インバータ１の出力は第５図
ｂのように反転する。このときインバータ２の出
力は第５図ｄに示すようにキヤパシタ８により若
干遅延し再反転出力となり、ノアゲート５からは
第５図ｆに示すようにアドレスａの立上りに対応
したパルスが出力される。一方、インバータ３，
４の出力はそれぞれ第５図ｅ，ｃに示すように変
化するので、ノアゲート６からはアドレスａの立
下りに対応したパルスｇが出力される。従つて、
オアゲート７からはアドレスａの信号レベルの変
化に対応した検出信号φ′が出力される。
第６図は上述したキヤンセルａをローアドレス
全ビツトの論理和としてその変化を検出する回路
１０を用い、そのアドレス変化検出信号φ′をイン
バータ１１で反転してクロツクを、それを更に
回路１２で反転・遅延させてクロツクφを発生す
るようにしたクロツク発生回路の構成例である。
回路１２は例えばインバータまたはシユミツトト
リガで構成される。
全ビツトの論理和としてその変化を検出する回路
１０を用い、そのアドレス変化検出信号φ′をイン
バータ１１で反転してクロツクを、それを更に
回路１２で反転・遅延させてクロツクφを発生す
るようにしたクロツク発生回路の構成例である。
回路１２は例えばインバータまたはシユミツトト
リガで構成される。
なお以上の説明ではスタテイツク型RAMを例
にとつて示したが本発明は相補型ビツト線対を備
えたRAM全般に適用可能であり例えば４トラン
ジスタ型のダイナミツクRAM，ビツト線折り返
し形式を用いる１トランジスタ型ダイナミツク
RAM等も適用対象とされる。
にとつて示したが本発明は相補型ビツト線対を備
えたRAM全般に適用可能であり例えば４トラン
ジスタ型のダイナミツクRAM，ビツト線折り返
し形式を用いる１トランジスタ型ダイナミツク
RAM等も適用対象とされる。
以上述べように本発明によれば、MISトランジ
スタで構成されるRAMのビツト線シヨートを高
速且つ完全に行うことができるので、アクセスタ
イムを短縮できる利点がある。
スタで構成されるRAMのビツト線シヨートを高
速且つ完全に行うことができるので、アクセスタ
イムを短縮できる利点がある。
第１図は本発明の一実施例を示す回路図、第２
図はそのタイムチヤート、第３図は本発明の他の
実施例を示すタイムチヤート、第４図はアドレス
変化検出回路の構成図、第５図はその動作波形
図、第６図はシヨート回路制御用クロツク発生回
路の構成図、第７図および第８図は従来のシヨー
ト回路とその動作波形図である。 図中、BL，はビツト線対、WLはワード
線、MCはメモリセル、SHはシヨート回路、QN
はＮチヤネルMISトランジスタ、QpはＰチヤネ
ルMISトランジスタである。
図はそのタイムチヤート、第３図は本発明の他の
実施例を示すタイムチヤート、第４図はアドレス
変化検出回路の構成図、第５図はその動作波形
図、第６図はシヨート回路制御用クロツク発生回
路の構成図、第７図および第８図は従来のシヨー
ト回路とその動作波形図である。 図中、BL，はビツト線対、WLはワード
線、MCはメモリセル、SHはシヨート回路、QN
はＮチヤネルMISトランジスタ、QpはＰチヤネ
ルMISトランジスタである。
Claims (1)
- 【特許請求の範囲】 １ アドレス信号によりメモリセルを選択し、該
選択したメモリセルの記憶内容に応じた相補信号
を一対のビツト線に発生させる半導体記憶装置で
あつて、 前記半導体記憶装置は、前記一対のビツト線間
にＰチヤネルMISトランジスタとＮチヤネルMIS
トランジスタとが並列接続されたシヨート回路を
具備し、 前記シヨート回路は、前記アドレス信号の変化
に応答して、前記Ｐ，ＮチヤネルMISトランジシ
タの導通タイミングを、ＰチヤネルMISトランジ
スタを先にオンにし、ＮチヤネルMISトランジス
タをその後でオンさせるようにしてなることを特
徴とする半導体記憶装置。 ２ アドレス信号によりメモリセルを選択し、該
選択したメモリセルの記憶内容に応じた相補信号
を一対のビツト線に発生させる半導体記憶装置で
あつて、 前記半導体記憶装置は、前記一対のビツト線間
にＰチヤネルMISトランジスタとＮチヤネルMIS
トランジスタとが並列接続されたシヨート回路を
具備し、 前記シヨート回路は、前記アドレス信号の変化
に応答して、前記Ｐ，ＮチヤネルMISトランジシ
タの導通タイミングを、ＰチヤネルMISトランジ
スタを先にオフにし、ＮチヤネルMISトランジス
タをその後でオフさせるようにしてなることを特
徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110291A JPS60253093A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
| KR8503522A KR900004345B1 (en) | 1984-05-30 | 1985-05-22 | Semiconductor memory device |
| US06/737,076 US4656608A (en) | 1984-05-30 | 1985-05-23 | Semiconductor memory device |
| DE8585303810T DE3575225D1 (de) | 1984-05-30 | 1985-05-30 | Halbleiterspeicheranordnung. |
| EP85303810A EP0166540B1 (en) | 1984-05-30 | 1985-05-30 | A semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110291A JPS60253093A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253093A JPS60253093A (ja) | 1985-12-13 |
| JPH0456399B2 true JPH0456399B2 (ja) | 1992-09-08 |
Family
ID=14531968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| EXPY | Cancellation because of completion of term |