JPH03224200A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03224200A JPH03224200A JP2018765A JP1876590A JPH03224200A JP H03224200 A JPH03224200 A JP H03224200A JP 2018765 A JP2018765 A JP 2018765A JP 1876590 A JP1876590 A JP 1876590A JP H03224200 A JPH03224200 A JP H03224200A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000000295 complement effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野］
本発明は半導体記憶装置に関し、特に、プリチャージ動
作を高速に行いうるようにした半導体記憶装置に関する
。
作を高速に行いうるようにした半導体記憶装置に関する
。
［従来の技術］
第４図を参照して従来の半導体記憶装置について説明す
る。
る。
第４図において、４１は従来のビット線プリチャージ回
路、４２はデータバス線プリチャージ回路、４３はカラ
ムスイッチ回路、４４はメモリセル、４５はデータアン
プ回路である。また、ｗ１〜Ｗｇはワード線、Ｄｌ、■
］−〜Ｄｎ、■１−は１組のビット線対、ＤＢ、ＩＴπ
はデータバス線対である。
路、４２はデータバス線プリチャージ回路、４３はカラ
ムスイッチ回路、４４はメモリセル、４５はデータアン
プ回路である。また、ｗ１〜Ｗｇはワード線、Ｄｌ、■
］−〜Ｄｎ、■１−は１組のビット線対、ＤＢ、ＩＴπ
はデータバス線対である。
ここで、￥１〜Ｙｎは、カラムスイッチ回路４３を制御
するカラム選択信号であり、また、φＪは、プリチャー
ジ回路４１．４２の動作を制御するプリチャージ信号で
ある。プリチャージ信号φ〕は、第３図に示すように、
アドレス入力が変化する度に発せられる負方向に立上が
るパルスである。
するカラム選択信号であり、また、φＪは、プリチャー
ジ回路４１．４２の動作を制御するプリチャージ信号で
ある。プリチャージ信号φ〕は、第３図に示すように、
アドレス入力が変化する度に発せられる負方向に立上が
るパルスである。
アドレス入力が変化すると、アドレス入力変化検知回路
は、この変化を検出して負方向に立上がるプリチャージ
信号φｊを発生する。このプリチャージ信号φｊが゛Ｌ
゛″レベルの期間中、ビット線プリチャージ回路４１と
データバス線プリチャージ回路４２の、プリチャージ信
号φｊをゲート入力とするｐチャネルＭＯＳトランジス
タがＯＮし、ビット線およびデータバス線をＶ。。レベ
ルにプリチャージする。ビット線およびデータバス線が
プリチャージされプリチャージ信号φｊが“Ｈ゛レベル
なり、プリチャージ回路４１．４２のｐチャネルＭＯＳ
トランジスタがＯＦＦした後、選択ワード線が“Ｈ′ル
ベル、カラム選択信号Ｙｌか゛Ｌ°ルベルとなり、選択
されたメモリセル４４の情報がビット線対Ｄｉ、Ｔｆ′
Ｔ、カラム選択信号Ｙｉが′″Ｌ ”レベルとなってい
るカラムスイッチ回路４３を介してデータバス線対ＤＢ
−１１１１５’−Ｕに伝達される。データバス線対ＤＢ
、ｒ上の情報はデータアンプ回路４５で増幅され出力回
路へ伝達され出力される。
は、この変化を検出して負方向に立上がるプリチャージ
信号φｊを発生する。このプリチャージ信号φｊが゛Ｌ
゛″レベルの期間中、ビット線プリチャージ回路４１と
データバス線プリチャージ回路４２の、プリチャージ信
号φｊをゲート入力とするｐチャネルＭＯＳトランジス
タがＯＮし、ビット線およびデータバス線をＶ。。レベ
ルにプリチャージする。ビット線およびデータバス線が
プリチャージされプリチャージ信号φｊが“Ｈ゛レベル
なり、プリチャージ回路４１．４２のｐチャネルＭＯＳ
トランジスタがＯＦＦした後、選択ワード線が“Ｈ′ル
ベル、カラム選択信号Ｙｌか゛Ｌ°ルベルとなり、選択
されたメモリセル４４の情報がビット線対Ｄｉ、Ｔｆ′
Ｔ、カラム選択信号Ｙｉが′″Ｌ ”レベルとなってい
るカラムスイッチ回路４３を介してデータバス線対ＤＢ
−１１１１５’−Ｕに伝達される。データバス線対ＤＢ
、ｒ上の情報はデータアンプ回路４５で増幅され出力回
路へ伝達され出力される。
［発明が解決しようとする課題］
上述した従来の回路では、プリチャージ信号φｊにより
ビット線プリチャージ回路およびデータバス線プリチャ
ージ回路を制御している。したがって、プリチャージ信
号φｊの駆動すべき負荷容量は、配線容量（ＣＬ ）と
ビット線プリチャージ回路とデータバス線プリチャージ
回路のｐチャネルＭＯＳトランジスタのゲート容量（Ｃ
Ｇ）となる。ここで、メモリがｍビット系であって、ビ
ット線プリチャージ回路とデータバス線プリチャージ回
路のｐチャネルＭＯ３）−ランジスタのゲート長をし、
ゲート幅をＷ、単位面積当たりのゲート容量をＣ８とす
ると、ゲート容量Ｃｏは、ＣＧ ＝３ＸＬＸＷ’ＸＣｏ
Ｘ （ｎ＋１ ）Ｘｍとなる。ワード線分割方式の採
用により、プリチャージ信号φｊによって制御されるビ
ット線プリチャージ回路の数ｎＸｍは、２５６に〜ＩＭ
のＳＲＡＭで１２８前後であり、１２８ＫＸ８ビツトの
ＩＭＳＲＡＭ’″Ｃ″Ｃ，は約７ｐＦとなる。
ビット線プリチャージ回路およびデータバス線プリチャ
ージ回路を制御している。したがって、プリチャージ信
号φｊの駆動すべき負荷容量は、配線容量（ＣＬ ）と
ビット線プリチャージ回路とデータバス線プリチャージ
回路のｐチャネルＭＯＳトランジスタのゲート容量（Ｃ
Ｇ）となる。ここで、メモリがｍビット系であって、ビ
ット線プリチャージ回路とデータバス線プリチャージ回
路のｐチャネルＭＯ３）−ランジスタのゲート長をし、
ゲート幅をＷ、単位面積当たりのゲート容量をＣ８とす
ると、ゲート容量Ｃｏは、ＣＧ ＝３ＸＬＸＷ’ＸＣｏ
Ｘ （ｎ＋１ ）Ｘｍとなる。ワード線分割方式の採
用により、プリチャージ信号φｊによって制御されるビ
ット線プリチャージ回路の数ｎＸｍは、２５６に〜ＩＭ
のＳＲＡＭで１２８前後であり、１２８ＫＸ８ビツトの
ＩＭＳＲＡＭ’″Ｃ″Ｃ，は約７ｐＦとなる。
このように、従来の回路ではプリチャージ信号φｊの負
うべき負荷容量のうちプリチャージ回路のトランジスタ
によるゲート容量が非常に大きいため、アドレス入力の
変化からプリチャージ動作が完了するまでの時間の遅れ
やプリチャージ信号φｊの波形なまりが起き、アクセス
遅れの原因となっていた。
うべき負荷容量のうちプリチャージ回路のトランジスタ
によるゲート容量が非常に大きいため、アドレス入力の
変化からプリチャージ動作が完了するまでの時間の遅れ
やプリチャージ信号φｊの波形なまりが起き、アクセス
遅れの原因となっていた。
［課題を解決するための手段］
上述の問題点を解決するため、本発明では、アドレス変
化検知回路から発生されるプリチャージ信号で制御する
プリチャージ回路を、データバス線プリチャージ回路の
みとし、数の多いビット線プリチャージ回路は、そのプ
リチャージ回路が接続されているビット線に接続されて
いるカラムスイッチ回路を制御するカラム選択信号Ｙｉ
によって制御する。
化検知回路から発生されるプリチャージ信号で制御する
プリチャージ回路を、データバス線プリチャージ回路の
みとし、数の多いビット線プリチャージ回路は、そのプ
リチャージ回路が接続されているビット線に接続されて
いるカラムスイッチ回路を制御するカラム選択信号Ｙｉ
によって制御する。
［実施例；
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路図である。同図
において、１１はビット線プリチャージ回路、１２はデ
ータバス線プリチャージ回路、１３はカラムスイッチ回
路、１４はメモリセル、１５はデータアンプ回路、Ｗ１
〜Ｗ！；Ｉはワード線、Ｄ Ｉ 、 正Ｔ〜Ｄ ｎ、丁
１−は０組のビット線対、ＤＢ、丁■はデータバス線対
である。また、Ｙ１〜Ｙｎはカラム選択信号、φｊはア
ドレス変化時に負の方向に立上がるプリチャージ信号で
ある。
において、１１はビット線プリチャージ回路、１２はデ
ータバス線プリチャージ回路、１３はカラムスイッチ回
路、１４はメモリセル、１５はデータアンプ回路、Ｗ１
〜Ｗ！；Ｉはワード線、Ｄ Ｉ 、 正Ｔ〜Ｄ ｎ、丁
１−は０組のビット線対、ＤＢ、丁■はデータバス線対
である。また、Ｙ１〜Ｙｎはカラム選択信号、φｊはア
ドレス変化時に負の方向に立上がるプリチャージ信号で
ある。
データバス線プリチャージ回路１２およびカラムスイッ
チ回路１３は、従来例と同様に、それぞれ、アドレス変
化検知回路から発せられるプリチャージ信号φｊ、カラ
ム選択信号Ｙ１〜Ｙｎによって制御される。プリチャー
ジ信号φｊが“Ｌ ”レベルの期間、データバス線プリ
チャージ回路１２の、プリチャージ信号φｊをゲート入
力とするｐチャネルＭＯ３）ランジスタがＯＮし、デー
タバス線対ＤＢ、ＴＴτ−を■。０レベルにプリチャー
ジする。プリチャージ信号φｊが′Ｈ”レベルとなった
後、選択アドレスに対応するワード線が“Ｈ′”レベル
、カラム信号Ｙ１がＬ ”レベルとなって、選択された
メモリセルの情報が、ビット線、カラムスイッチ回路１
３を介してデータバス線、データアンプ回路１５、出力
回路を経て出力される。
チ回路１３は、従来例と同様に、それぞれ、アドレス変
化検知回路から発せられるプリチャージ信号φｊ、カラ
ム選択信号Ｙ１〜Ｙｎによって制御される。プリチャー
ジ信号φｊが“Ｌ ”レベルの期間、データバス線プリ
チャージ回路１２の、プリチャージ信号φｊをゲート入
力とするｐチャネルＭＯ３）ランジスタがＯＮし、デー
タバス線対ＤＢ、ＴＴτ−を■。０レベルにプリチャー
ジする。プリチャージ信号φｊが′Ｈ”レベルとなった
後、選択アドレスに対応するワード線が“Ｈ′”レベル
、カラム信号Ｙ１がＬ ”レベルとなって、選択された
メモリセルの情報が、ビット線、カラムスイッチ回路１
３を介してデータバス線、データアンプ回路１５、出力
回路を経て出力される。
次に、ビット線プリチャージ回路１１の動作について説
明する。
明する。
カラム選択信号Ｙｉが“Ｈ″レベルときビット線プリチ
ャージ回路１１のｐチャネルＭＯ８）−ランジスタがＯ
ＮＩ、、ビット線対Ｄｉ、■］−をＶ。。レベルまでプ
リチャージする。カラム選択信号が“′Ｌ′°レベルの
ときはビット線プリチャージ回ｉ？８１１のｐチャネル
ＭＯ３Ｉ−ランジスタはＯＦＦする。非選択カラムのカ
ラム選択信号は゛Ｈ′°レベル、選択カラムのカラム選
択信号は゛′Ｌ′°レベルであるから、各ビット線はビ
・７ ト線プリチャージ回路１１により非選択サイクル
中にプリチャージされる。
ャージ回路１１のｐチャネルＭＯ８）−ランジスタがＯ
ＮＩ、、ビット線対Ｄｉ、■］−をＶ。。レベルまでプ
リチャージする。カラム選択信号が“′Ｌ′°レベルの
ときはビット線プリチャージ回ｉ？８１１のｐチャネル
ＭＯ３Ｉ−ランジスタはＯＦＦする。非選択カラムのカ
ラム選択信号は゛Ｈ′°レベル、選択カラムのカラム選
択信号は゛′Ｌ′°レベルであるから、各ビット線はビ
・７ ト線プリチャージ回路１１により非選択サイクル
中にプリチャージされる。
第３図の波形図を用いて各アドレス変化時のビット線プ
リチャージ動作について説明する。第３図に図示した場
合においては、サイクル１の選択カラムはカラム１、サ
イクル２．３の選択カラムはカラムｎである。サイクル
０からサイクル１へのアドレス変化およびサイクル１か
らサイクル２へのアドレス変化は、カラムアドレスのみ
の変化又はロウアドレス、カラムアドレスの同時変化で
あり、また、サイクル２からサイクル３へのアドレス変
化はロウアドレスのみの変化である。
リチャージ動作について説明する。第３図に図示した場
合においては、サイクル１の選択カラムはカラム１、サ
イクル２．３の選択カラムはカラムｎである。サイクル
０からサイクル１へのアドレス変化およびサイクル１か
らサイクル２へのアドレス変化は、カラムアドレスのみ
の変化又はロウアドレス、カラムアドレスの同時変化で
あり、また、サイクル２からサイクル３へのアドレス変
化はロウアドレスのみの変化である。
サイクル１あるいはサイクル２へ至るようなカラムアド
レス変化を含むアドレス変化時の選択カラムのビット線
対は、前サイクル中の非選択状態であった時に既にプリ
チャージは完了しているので、カラム選択信号Ｙｉが“
Ｌ ”レベルとなり、ビット線プリチャージ回路１１の
ｐチャネルＭＯＳトランジスタがＯＦＦしても問題はな
い。
レス変化を含むアドレス変化時の選択カラムのビット線
対は、前サイクル中の非選択状態であった時に既にプリ
チャージは完了しているので、カラム選択信号Ｙｉが“
Ｌ ”レベルとなり、ビット線プリチャージ回路１１の
ｐチャネルＭＯＳトランジスタがＯＦＦしても問題はな
い。
サイクル２からサイクル３へと移る場合のように、ロウ
アドレスのみが変化するときは、選択されているカラム
のビット線対Ｄｎ、Ｔｌ五に接続されているビット線プ
リチャージ回路１１のｐチャネルＭＯＳトランジスタは
、ＯＦＦしたままであるが、カラムスイッチ回路１３の
トランスファゲートはＯＮ状態のままであり、ビット線
対Ｄｎ、■下はデータバス線対ＤＢ、■■と導通状態に
あるので、プリチャージ信号φｊによりデータバス線プ
リチャージ回路１２のｐチャネルＭＯＳトランジスタが
ＯＮＬデータバス線対ＤＢ−ｒを■。。レベルまでプリ
チャージする際に、ビ・ノド線対Ｄｎ、 Ｔｉも同時に
ＶＣＣレベルまでプリチャージする。
アドレスのみが変化するときは、選択されているカラム
のビット線対Ｄｎ、Ｔｌ五に接続されているビット線プ
リチャージ回路１１のｐチャネルＭＯＳトランジスタは
、ＯＦＦしたままであるが、カラムスイッチ回路１３の
トランスファゲートはＯＮ状態のままであり、ビット線
対Ｄｎ、■下はデータバス線対ＤＢ、■■と導通状態に
あるので、プリチャージ信号φｊによりデータバス線プ
リチャージ回路１２のｐチャネルＭＯＳトランジスタが
ＯＮＬデータバス線対ＤＢ−ｒを■。。レベルまでプリ
チャージする際に、ビ・ノド線対Ｄｎ、 Ｔｉも同時に
ＶＣＣレベルまでプリチャージする。
以上要約すると、カラムアドレス変化を含むアドレス変
化時においては、選択ビ・ノド線対はビ・ント線プリチ
ャージ回Ｉ￥８１１により前サイクル中非選択状態のと
きに予めプリチャージされ、また、ロウアドレスのみが
変化する時には、選択ビ・ノド線対は前サイクルからＯ
Ｎ状態のままのカラムスイッチ回路１３を介してデータ
バス線プリチャージ回路１２によりデータ線対とともに
プリチャージされるということである。
化時においては、選択ビ・ノド線対はビ・ント線プリチ
ャージ回Ｉ￥８１１により前サイクル中非選択状態のと
きに予めプリチャージされ、また、ロウアドレスのみが
変化する時には、選択ビ・ノド線対は前サイクルからＯ
Ｎ状態のままのカラムスイッチ回路１３を介してデータ
バス線プリチャージ回路１２によりデータ線対とともに
プリチャージされるということである。
以上説明したように、第１図の回路によれば、ブリ千−
−ジ信号φ」によって駆動されるプリチャージ回路はデ
ータバス線プリチャージ回路のみであるので、プリチャ
ージ信号φｊが負うべき負荷容量は格段に軽減される。
−ジ信号φ」によって駆動されるプリチャージ回路はデ
ータバス線プリチャージ回路のみであるので、プリチャ
ージ信号φｊが負うべき負荷容量は格段に軽減される。
例えば、１２８Ｋｘ８ビツト構成のＩＭＳＲＡＭの場合
、従来の回路では容量は約７ｐＦであったのに対し、実
施例の回路では、データバス線プリチャージ回路のトラ
ンジスタサイズをこのトランジスタがデータバス線とビ
ット線とを同時にプリチャージする場合に備えて、従来
回路の２倍としたとしても、Ｃｏ ＝３ｘＬｘＷｘＣｏ
Ｘ２Ｘｍ＃０．８ｐＦとなる。
、従来の回路では容量は約７ｐＦであったのに対し、実
施例の回路では、データバス線プリチャージ回路のトラ
ンジスタサイズをこのトランジスタがデータバス線とビ
ット線とを同時にプリチャージする場合に備えて、従来
回路の２倍としたとしても、Ｃｏ ＝３ｘＬｘＷｘＣｏ
Ｘ２Ｘｍ＃０．８ｐＦとなる。
さらに、実施例の回路では、プリチャージ信号のための
配線が、データバス線プリチャージ回路分のみで済むた
め配線による容量ＣＬも大幅に削減される。
配線が、データバス線プリチャージ回路分のみで済むた
め配線による容量ＣＬも大幅に削減される。
その結果、アドレス変化からプリチャージ完了までの時
間を短縮することが可能となり、アクセスの高速化を図
ることがで、きる。
間を短縮することが可能となり、アクセスの高速化を図
ることがで、きる。
第２図は、本発明の他の実施例を示す回路図である。同
図において、２］はビット線ブリチャージ回路、２４は
メモリセル、Ｗρはワード線、Ｄｉ 、’Ｗ 下はビッ
ト線対、Ｙｉはカラム選択信号である。ビット線プリチ
ャージ回路２１ではカラム選択信号Ｙｉで制御され、ビ
ット線対をプリチャージするトランジスタがｎチャネル
ＭＯ３）ランジスタで構成されている。回路動作は先の
実施例の場合と同様である。ビット線対がプリチャージ
されるレベルはＶｃｃ Ｖｔ （Ｖｔはｎチャネル
ＭＯＳトランジスタのスレッショルド電圧）となるが、
先の実施例と同様の効果をあげることができる。
図において、２］はビット線ブリチャージ回路、２４は
メモリセル、Ｗρはワード線、Ｄｉ 、’Ｗ 下はビッ
ト線対、Ｙｉはカラム選択信号である。ビット線プリチ
ャージ回路２１ではカラム選択信号Ｙｉで制御され、ビ
ット線対をプリチャージするトランジスタがｎチャネル
ＭＯ３）ランジスタで構成されている。回路動作は先の
実施例の場合と同様である。ビット線対がプリチャージ
されるレベルはＶｃｃ Ｖｔ （Ｖｔはｎチャネル
ＭＯＳトランジスタのスレッショルド電圧）となるが、
先の実施例と同様の効果をあげることができる。
［発明の効果］
以上説明したように、本発明によるプリチャージ回路に
おいては、ビット線プリチャージ回路はカラム選択信号
で制御され、データバス線プリチャージ回路のみがアド
レス変化検知回路から発生されるプリチャージ信号によ
り制御されているので、本発明によれば、プリチャージ
信号が駆動すべき負荷容量に関しては、プリチャージ回
路のＭＯＳトランジスタのゲート容量（ＣＧ ）および
プリチャージ信号配線の配線容量（ＣＬ ）のいずれを
も大幅に削減することができる。したがって、本発明に
よれば、アドレス変化からプリチャージ信号発生までの
高速化を図ることができ、アクセスの高速化を図ること
ができる。また、従来の回路ではプリチャージ信号がビ
ット線プリチャージ回路とデータバス線プリチャージ回
路を制御しているなめ、プリチャージ信号配線はセルア
レイをはさんで２箇所に配線されるため、配線のための
面積も必要であったが、本発明ではプリチャージ信号は
データバス線プリチャージ回路のみを制御するものであ
るため、配線のための面積も縮少することができる。
おいては、ビット線プリチャージ回路はカラム選択信号
で制御され、データバス線プリチャージ回路のみがアド
レス変化検知回路から発生されるプリチャージ信号によ
り制御されているので、本発明によれば、プリチャージ
信号が駆動すべき負荷容量に関しては、プリチャージ回
路のＭＯＳトランジスタのゲート容量（ＣＧ ）および
プリチャージ信号配線の配線容量（ＣＬ ）のいずれを
も大幅に削減することができる。したがって、本発明に
よれば、アドレス変化からプリチャージ信号発生までの
高速化を図ることができ、アクセスの高速化を図ること
ができる。また、従来の回路ではプリチャージ信号がビ
ット線プリチャージ回路とデータバス線プリチャージ回
路を制御しているなめ、プリチャージ信号配線はセルア
レイをはさんで２箇所に配線されるため、配線のための
面積も必要であったが、本発明ではプリチャージ信号は
データバス線プリチャージ回路のみを制御するものであ
るため、配線のための面積も縮少することができる。
第１図、第２図は、それぞれ本発明の実施例を示す回路
図、第３図は、本発明の実施例および従来例において用
いられるパルスの波形図、第４図は、従来例の回路図で
ある。 １１．２１．４１・・・・・ビット線プリチャージ回路
、 １２．４２・・・・データバス線プリチャージ回路
、 １３．４３・・・・・・カラムスイッチ回路、１
４．２４．４４・・・・メモリセル、 １５．４５・
・・・・データアンプ回路、 φｊ・・・・・・プリチ
ャージ信号、 Ｗ１〜Ｗ！２・・・・・・ワード線、
Ｄｌ、■Ｔ〜Ｄ ｎ 、Ｔｉ・＝ −ビット線対、 ￥
１〜Ｙｎ・・・・・・カラム選択信号、 ＤＢ、丁■・
・・・・データバス線対。
図、第３図は、本発明の実施例および従来例において用
いられるパルスの波形図、第４図は、従来例の回路図で
ある。 １１．２１．４１・・・・・ビット線プリチャージ回路
、 １２．４２・・・・データバス線プリチャージ回路
、 １３．４３・・・・・・カラムスイッチ回路、１
４．２４．４４・・・・メモリセル、 １５．４５・
・・・・データアンプ回路、 φｊ・・・・・・プリチ
ャージ信号、 Ｗ１〜Ｗ！２・・・・・・ワード線、
Ｄｌ、■Ｔ〜Ｄ ｎ 、Ｔｉ・＝ −ビット線対、 ￥
１〜Ｙｎ・・・・・・カラム選択信号、 ＤＢ、丁■・
・・・・データバス線対。
Claims (2)
- （１）１乃至複数対のデータバスと、各データバス対毎
に設けられた複数対のビット線と、各ビット線対毎に設
けられた複数のメモリセルと、前記データバスとそれに
対応して設けられたビット線との間に接続されカラム選
択信号によって制御される第１のスイッチング手段と、
電源と前記ビット線間に接続され前記カラム選択信号に
よって制御される、前記第１のスイッチング手段と相補
的に動作する第２のスイッチング手段とを備えた半導体
記憶装置。 - （２）前記データバスと電源との間にはアドレス入力が
変化したときに発せられるプリチャージ信号によって制
御される第３のスイッチング手段が接続されている請求
項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01876590A JP3231310B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01876590A JP3231310B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03224200A true JPH03224200A (ja) | 1991-10-03 |
| JP3231310B2 JP3231310B2 (ja) | 2001-11-19 |
Family
ID=11980737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01876590A Expired - Fee Related JP3231310B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3231310B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644784A (ja) * | 1991-12-13 | 1994-02-18 | Kawasaki Steel Corp | 半導体スタティックメモリ |
| JPH06230867A (ja) * | 1992-12-31 | 1994-08-19 | Hyundai Electron Ind Co Ltd | パルス書き込みドライバー回路 |
| JPH07130177A (ja) * | 1993-11-02 | 1995-05-19 | Nec Corp | 半導体記憶装置 |
| JP2001101863A (ja) * | 1999-09-27 | 2001-04-13 | Fujitsu Ltd | 半導体集積回路およびその制御方法 |
| JP2002269986A (ja) * | 2001-03-12 | 2002-09-20 | Fujitsu Ltd | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
| CN115731995A (zh) * | 2022-08-03 | 2023-03-03 | 上海芯链微电子科技有限公司 | 用于超高速nvm读取通路的位线预充电电路及芯片 |
-
1990
- 1990-01-29 JP JP01876590A patent/JP3231310B2/ja not_active Expired - Fee Related
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