JPH0214792B2 - - Google Patents

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JPH0214792B2
JPH0214792B2 JP55186868A JP18686880A JPH0214792B2 JP H0214792 B2 JPH0214792 B2 JP H0214792B2 JP 55186868 A JP55186868 A JP 55186868A JP 18686880 A JP18686880 A JP 18686880A JP H0214792 B2 JPH0214792 B2 JP H0214792B2
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mis
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H—ELECTRICITY
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
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  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Protection Of Static Devices (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 本発明は、半導体基板表面に設けられたMIS
（Metal Insulator Semiconductor）型トランジ
スタのゲートを保護する回路に関するものであ
る。
第１図は従来のMIS型トランジスタとそのゲー
トを保護する回路の構造を示す概略断面図で、そ
の等価回路である。１はＰ型の半導体基板で、そ
の表面に形成したＮ型のドレイン２、ソース３、
ゲート絶縁膜４及びゲート電極５よりなるMIS型
のトランジスタQ0が保護されるトランジスタで
ある。ゲート５は入力端子inに接続され、それら
の間に抵抗体R1と保護トランジスタQ1よりなる
保護回路が設けられている。
抵抗体R1はＮ型の拡散層６よりなり、保護ト
ランジスタQ1は、Ｎ型の拡散層６をドレイン、
拡散層７をソースとし、他のフイールド部FRの
絶縁膜８と同様に厚い絶縁膜８′とその上の電極
９よりなるフイールドトランジスタである。フイ
ールド絶縁膜８の下にはチヤネルカツトのために
基板より高濃度のP+領域１０が設けられており、
フイールドトランジスタQ1の部分にも同様にP+
領域１０′が設けられている。
入力端子inは通常外部のTTL回路１００に接
続される。第２図の一点鎖線で示した部分が被保
護トランジスタを有する半導体装置２００であ
る。
ところで保護回路は、入力端子inに過大な電圧
が印加された場合、トランジスタQ0のゲートが
破壊されるのを防ぐために設けられるもので、そ
の過大な電圧には作業者からの静電気等が考えら
れる。そこで過大な電圧が印加された時の保護の
動作について第３図に示した入力端子in及び端子
Ｎ１のタイムチヤートに従つて説明する。
まず入力端子inに過大電圧V0が印加されると
それに伴つて端子Ｎ１（ゲート５に印加される電
圧）も急激に立上るが、フイールドトランジスタ
である保護トランジスタQ1のブレークダウン電
圧VBを越えるとトランジスタがオンして、端子
Ｎ１と接地線Vss間を導通せしめるので、端子Ｎ
１は立ち下がる。やがて入力端子inも立ち下がり
トランジスタQ1はオフして通常動作にもどる。
通常動作時は、入力端子inに外部のTTLレベル
程度の信号しか印加されないため、トランジスタ
Q1は常にオフしている。
この保護トランジスタQ1はフイールドトラン
ジスタであるが、そのチヤネル部には高濃度の
P+型層１０′が設けられているため、実際には寄
生のNPNラテラルトランジスタQ1′が動作する。
従つて上記のブレークダウ電圧VBはP+型層１
０′の濃度による。
ところで従来のMIS型トランジスタQ0のゲー
ト絶縁膜（酸化膜）４が1000Å程度と厚かつたた
め、その耐圧は80V程度と高かつた。一方P+型層
１０′の濃度は他のチヤネルカツト用のP+型層１
０と同一工程で形成されるためその濃度に制約が
あり、従つてブレークダウン電圧VBは例えば
35V程度に固定されていた。そこで、ゲートの耐
圧が80Vと高い場合は保護回路として十分機能を
はたしていたが、近年において集積回路の各素子
の微細化に伴い、ゲート絶縁膜４が400Åと薄く
なり、そのゲート耐圧は30〜35V程度に低下して
きている。そうするとVBが35V程度の保護トラ
ンジスタでは、十分な保護機能を果すことができ
なくなつてくる。もちろんP+型層１０′の濃度だ
けを他のチヤネルカツト用のＰ＋型層１０とは別
に制御すればブレークダウン電圧VBを下げるこ
とはできるが、そのためには専用のマスクを用い
た専用の注入工程が必要になり現実的でなくな
る。
そこで本発明は、従来の製造工程を何ら変更す
ることなく形成することができ、耐圧が低下した
ゲートの保護を十分行なうことができる保護回路
を提供することを目的とするもので、その特徴
は、 半導体基板表面に設けられゲートに入力端子が
接続されてなる被保護MIS型トランジスタの保護
回路において、該被保護MIS型トランジスタのゲ
ートと該入力端子間に直列に設けられた第１第２
の抵抗体と、該第１、第２の抵抗体の第１の接続
点と接地線との間に設けられた第１の保護トラン
ジスタと、前記第２の抵抗体と前記被保護MIS型
トランジスタのゲートとの第２の接続点と電源線
との間に設けられたゲートが該第２の接続点に接
続された第２の保護トランジスタとを有してなる
ことにある。
以下本発明の一実施例を図面に従つて詳細に説
明する。
第４図は本実施例の概略断面図で、第５図はそ
の等価回路である。第１，２図と同じ部分には同
一符号を付した。本実施例では被保護トランジス
タQ0のゲート５と入力端子inの間に第１の抵抗
体R1と第２の抵抗体R2を設け、それらの接続点
Ｎ１と接地線Vssとの間に第１の保護トランジス
タQ1を設け、さらにR2とゲート５との接続点Ｎ
２と電源Vccとの間に第２の保護トランジスタQ2
を設けている。第１の抵抗体R1と第１の保護ト
ランジスタは前述した従来例の保護回路の構造と
同じである。本実施例では、R1，Q1の他にさら
に第２の抵抗体R2と第２の保護トランジスタQ2
とを設けている。
特にトランジスタQ2は第２の接続点Ｎ２と電
源線Vccとの間に設けられたMIS型トランジスタ
で、他のMIS型トランジスタ（Q0等）と同等の
特性を有する。第２の抵抗体R2は、本実施例で
は多結晶シリコン層より形成したが、もちろん
R1と同様に拡散層を利用してもよい。また第１
の保護トランジスタQ1については、N+型層１０
は従来と同様に他のチヤネルカツト用のP+型層
１０と同時に形成されるので、その特性は従来と
ほぼ同じでVBは35V程度である。
以下、本実施例の保護回路の動作を、第３図の
入力端子in、第１の接続点Ｎ１及び第２の接続点
Ｎ２（ゲート５に印加される）のタイムチヤート
図により説明する。
まず入力端子inに過大な電圧V0が瞬間的に印
加されると、それに伴い第１の接続点Ｎ１、第２
の接続点Ｎ２も急激に上昇する。ところで過大電
圧V0は人間の衣服等からの静電気等、通常の回
路への実装時以外に印加されるものである。そし
てそのような保護が必要な状況下では電源端子３
００や接地端子４００はフローテイング状態、最
悪でもOv（接地）である。従つてＮ２が上昇する
と電源線Vccレベルよりも高くなり、第２の保護
トランジスタQ2であるMIS型トランジスタのVth
以上になるとQ2はただちにオンする。
トランジスタQ2のオンした時に流れる電流は
微小（数fmA）であるため、十分過大な電圧V0
を吸収するには足らないが、Q2がオンすること
により、Ｎ１，Ｎ２（ゲートに印加）のレベル
は、第１の抵抗体R1、第２の抵抗体R2及びQ2の
β等により決まる。V0の分割したレベルになり、
Ｎ２すなわちゲート５に印加されるレベルはゲー
ト５の耐圧20〜30V以上には上昇しない。やがて
Ｎ１のレベルがVB以上になるとトランジスタQ1
が従来と同様にオンしてQ2よりもはるかに大き
い電流（数Ａ）を流し、V0のレベルは十分吸収
される。
なおこの保護回路は第２のトランジスタQ2は
通常動作時においてはオンしない。すなわち入力
端子inにはTTLレベル程度のVcc以下のレベル
しか印加されないので、ゲートは常にソースの電
源線Vecより低く又ドレインとは同電位であるた
めオンすることはない。
具体的設計例を示すと、VB＝35V、R2＝500Ω
Q2のゲートに最大値VGが印加されてオンした時
の電流値50ｍＡとすると、R2による電圧降下は、
500Ω×0.05A＝25Vとなり、よつてVG＝35V−
25V＝10Vとなる。さらにV0＝10VでID＝50ｍＡ
になるようQ2を設計すると、 ID＝Ｂ／２（VG−Vth）2 （ただしIDはドレイン電流、Vthは閾値電圧よ
り、Vth＝1.0Vとして β＝1234μA／V2 となる。これを実現するにはQ1の大きさは、絶
縁膜の膜厚400Åとして、チヤネル幅Ｗ、チヤネ
ル長Ｌの関係Ｗ／Ｌ＝60μ／3μ程度となり、通常
のMIS型トランジスタと同程度である。
以上説明した様に本発明の保護回路によれば、
従来の製造工程等を何ら変換することなく実施で
き、被保護MIS型トランジスタのゲート絶縁膜の
薄膜化に伴つて低下した耐圧よりも低い電圧にゲ
ート電圧をクランプすることができるようにな
る。従つてますます微細化して耐圧の下がるMIS
型トランジスタの保護回路として有効である。
【図面の簡単な説明】
第１図は従来の保護回路の構造を示す概略断面
図、第２図は同等価回路図、第３図はタイムチヤ
ート図、第４図は本発明の一実施例の保護回路の
構造を示す概略断面図、第５図は同等価回路図、
第６図はタイムチヤート図である。 図中、１：半導体基板、Q0：被保護MIS型ト
ランジスタ、Q1：第１の保護トランジスタ、
Q2：第２の保護トランジスタ、R1：第１の抵抗
体、R2：第２の抵抗体、Ｎ１：第１の接続点、
N2：第２の接続点、in：入力端子、Vcc：電源
線、Vss：接地線、５：ゲート。

Claims (1)

  1. 【特許請求の範囲】 １ 被保護MISトランジスタのゲートに入力端子
    が接続された半導体装置において、 該入力端子に一端が接続された第１の抵抗と、 該抵抗の他端に接続され、該他端の電位を、そ
    のブレークダウン電圧にクランプするための第１
    のトランジスタと、該他端に一端が接続され、か
    つ他端が該被保護MISトランジスタのゲートに接
    続された第２の抵抗と、該第２の抵抗の該他端に
    接続され、該ブレークダウン電圧を第２の抵抗と
    共に抵抗分割して該ゲートに印加するための第２
    のトランジスタとを有してなることを特徴とする
    MIS型トランジスタの保護回路。 ２ 前記第１のトランジスタはフイールドトラン
    ジスタで、前記第２のトランジスタは内部回路と
    同様のMIS型トランジスタであることを特徴とす
    る特許請求の範囲第１項記載のMIS型トランジス
    タの保護回路。
JP55186868A 1980-12-26 1980-12-26 Mis type transistor protection circuit Granted JPS57109375A (en)

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US06/327,693 US4449158A (en) 1980-12-26 1981-12-04 Input protection circuit for MIS transistor
DE8181305915T DE3175994D1 (en) 1980-12-26 1981-12-17 Input protection circuit for an mis transistor
EP81305915A EP0055552B1 (en) 1980-12-26 1981-12-17 Input protection circuit for an mis transistor
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